JPH04215139A - 主記憶バス制御情報異常検出機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス線，データ線
および制御線から構成される主記憶バスに、主記憶装置
，中央演算処理装置，入出力制御装置等の複数の論理装
置が接続された情報処理装置に関し、特に制御線上の主
記憶バス制御情報で発生した異常を検出して誤動作を防
止する主記憶バス制御情報異常検出機構に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置においては
、主記憶バスを構成するアドレス線，データ線にアドレ
ス，データを出力する際に併せてそれらのパリティビッ
トを主記憶バスに出力し、この主記憶バスに出力された
アドレス，データおよびそれらのパリティビットに基づ
いて別途パリティチェックを行うことにより、アドレス
線，データ線上で発生したアドレス，データの異常を検
出している。また、データ線上の異常の検出では、パリ
ティビットの代わりにエラーコレクティングコードを用
いるＥＣＣ方式も存在する。

【０００３】

【発明が解決しようとする課題】従来の情報処理装置は
上述のようにして主記憶バスに発生した異常を検出して
いたが、その検出範囲はアドレス線，データ線上の異常
に限られている。このため、制御線上の主記憶バス制御
情報に瞬断等によって異常が発生しても検出されず、そ
の異常に起因して発生する各種の誤動作を防止すること
ができなかった。

【０００４】そこで本発明の第１の目的は、主記憶バス
を構成する制御線上で発生した異常を検出することがで
きる主記憶バス制御情報異常検出機構を提供することに
ある。

【０００５】また、本発明の第２の目的は、制御線上で
発生した主記憶バス制御情報の異常による誤動作を防止
できる主記憶バス制御情報異常検出機構を提供すること
にある。

【０００６】

【課題を解決するための手段】本発明は、上記第１の目
的を達成するために、アドレス線，データ線および制御
線から構成される主記憶バスに、主記憶装置，中央演算
処理装置，入出力制御装置等の複数の論理装置が接続さ
れた情報処理装置において、前記各々の論理装置に接続
されたパリティビット線および異常検出通知線と、前記
各々の論理装置内に設けられ、自論理装置から前記制御
線に送出される主記憶バス制御情報のパリティビットを
生成して前記パリティビット線に出力するパリティジェ
ネレータと、前記各々の論理装置内に設けられ、前記制
御線上の主記憶バス制御情報と前記パリティビット線上
のパリティビットとに基づいてパリティチェックを行い
、異常を検出することにより前記異常検出通知線に異常
検出信号を出力するパリティチェッカとを備えている。

【０００７】また、上記第２の目的を達成するために、
前記異常検出通知線に異常検出信号が出力されることに
より、自論理装置に設けられた主記憶バス制御シーケン
サを初期化する初期化手段を各々の論理装置に備えてい
る。

【０００８】

【作用】本発明の主記憶バス制御情報異常検出機構にお
いては、各論理装置内に設けられたパリティジェネレー
タが、自論理装置から主記憶バスを構成する制御線に送
出される主記憶バス制御情報のパリティビットを生成し
てパリティビット線に出力し、各論理装置内に設けられ
たパリティチェッカが、制御線上の主記憶バス制御情報
とパリティビット線上のパリティビットとに基づいてパ
リティチェックを行い、異常を検出すると、異常検出通
知線に異常検出信号を出力する。

【０００９】また、各々の論理装置に設けられた初期化
手段が、異常検出通知線に異常検出信号が出力されるこ
とにより、自論理装置に設けられた主記憶バス制御シー
ケンサを初期化する。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例の構成図で
ある。同図において、１はアドレスを伝達するアドレス
線、２はデータを伝達するデータ線、３は主記憶バス制
御情報、例えば転送開始信号，応答信号，レディ信号，
転送終了信号等を伝達する例えば８ビット幅の制御線で
あり、これらで主記憶バス６が構成されている。また、
４は１ビットのパリティビットを伝達するパリティビッ
ト線、５は例えば１ビットの異常検出信号を伝達する異
常検出通知線であり、このパリティビット線４，異常検
出通知線５および主記憶バス６が各論理装置すなわち主
記憶装置１１−１，中央演算処理装置１１−２，…，入
出力制御装置１１−ｎの各々に接続されている。各装置
１１−１〜１１−ｎには、主記憶バス制御ブロック１２
−１〜１２−ｎが設けられている。これらの主記憶バス
制御ブロック１２−１〜１２−ｎには次のような要素が
含まれる。

【００１１】主記憶バス制御情報生成部７−１〜７−ｎ
；主記憶バス制御シーケンサ１０−１〜１０−ｎの制御
の下に、当該装置が出力すべき主記憶バス制御情報を生
成し、これを主記憶バス６の制御線３上に出力する。

【００１２】主記憶バス制御情報パリティジェネレータ
８−１〜８−ｎ；主記憶バス制御シーケンサ１０−１〜
１０−ｎの制御の下に、自装置の主記憶バス制御情報生
成部７−１〜７−ｎで生成された主記憶バス制御情報に
かかるパリティビットを生成し、パリティビット線４に
出力する。

【００１３】主記憶バス制御情報パリティチェッカ９−
１〜９−ｎ；主記憶バス制御シーケンサ１０−１〜１０
−ｎの制御の下に、制御線３上の主記憶バス制御情報と
パリティビット線４上のパリティビットとに基づくパリ
ティチェックを常時実行し、パリティエラーを検出する
と、異常検出通知線５に異常検出通知を出力する。

【００１４】主記憶バス制御シーケンサ１０−１〜１０
−ｎ；自装置の主記憶バス制御ブロック１２−１〜１２
−ｎが実行する主記憶バス制御のシーケンスをコントロ
ールする。

【００１５】初期化手段１３−１〜１３−ｎ；異常検出
通知線５に異常検出信号が出力されることにより、自装
置の主記憶バス制御シーケンサ１０−１〜１０−ｎを初
期化する。

【００１６】次に、上述のように構成された本実施例の
動作を、中央演算処理装置１１−２がバスマスタ，主記
憶装置１１−１がバススレーブとして動作し、中央演算
処理装置１１−２が主記憶装置１１−１をアクセスする
場合を例にして、以下説明する。

【００１７】図１において、バスマスタである中央演算
処理装置１１−２の主記憶バス制御ブロック１２−２に
おける主記憶バス制御情報生成部７−２は、主記憶バス
制御シーケンサ１０−２の制御の下で主記憶バス制御情
報を生成すると、その主記憶バス制御情報を主記憶バス
制御情報パリティジェネレータ８−２に出力し、その後
の所定のタイミングで上記の主記憶バス制御情報を主記
憶バス６の制御線３に出力する。

【００１８】主記憶バス制御情報パリティジェネレータ
８−２は、入力された主記憶バス制御情報のパリティビ
ットを生成し、この生成したパリティビットを、制御線
３に主記憶バス制御情報が出力されるタイミングと同タ
イミングでパリティビット線４に出力する。

【００１９】主記憶バス制御情報を送出した中央演算処
理装置１１−２及び主記憶バス６に接続された残りの全
ての論理装置つまり主記憶装置１１−１，入出力制御装
置１１−ｎにおける主記憶バス制御情報パリティチェッ
カ９−１〜９−ｎは、常時、制御線３上の主記憶バス制
御情報とパリティビット線４上のパリティビットとに基
づくパリティチェックを行っている。従って、上述した
ように中央演算処理装置１１−２が主記憶バス制御情報
とパリティビットとを出力すると、各装置１１−１〜１
１−ｎの主記憶バス制御情報パリティチェッカ９−１〜
９−ｎにおいてパリティチェックが行われることになる
。

【００２０】各主記憶バス制御情報パリティチェッカ９
−１〜９−ｎは、パリティエラーを検出すると、異常検
出通知線５に異常検出信号を出力する。即ち、各主記憶
バス制御情報パリティチェッカ９−１〜９−ｎは、パリ
ティエラーを検出しなければ異常検出通知線５に対する
出力を論理“１”のままとするが、パリティエラーを検
出すると、その出力を論理“０”とする。異常検出通知
線５上では各主記憶バス制御情報パリティチェッカ９−
１〜９−ｎの出力はワイヤードＯＲがとられる。従って
、何れか１つの装置でパリティエラーが検出されると、
異常検出通知線５が論理“０”となる。

【００２１】各装置１１−１〜１１−ｎの初期化手段１
３−１〜１３−ｎは、異常検出通知線５のレベルを常時
監視しており、若し論理“０”になると即ち制御線３上
の主記憶バス制御情報に異常が発生したことが自装置或
いは他装置の主記憶バス制御情報パリティチェッカ９−
１〜９−ｎで検出されると、自装置の主記憶バス制御シ
ーケンサ１０−１〜１０−ｎを初期化する。これによっ
て、主記憶バス制御情報の異常によって制御が乱れた主
記憶バス制御のシーケンスが各装置１１−１〜１１−ｎ
同時に初期化され、主記憶バス制御の再試行が行われる
ことになる。

【００２２】バスマスタである中央演算処理装置１１−
２が送出した上述の主記憶バス制御情報に異常が発生し
なかった場合には、バススレーブである主記憶装置１１
−１がその受信した主記憶バス制御情報に応じた処理を
行い、必要に応じてその主記憶バス制御情報生成部７−
１で主記憶バス制御情報を生成して制御線３に送出し、
また主記憶バス制御情報パリティジェネレータ８−１で
パリティビットが生成されてパリティビット線４に出力
される。そして、この主記憶バス制御情報に対しても上
述と同様にして制御線３上での異常の発生の有無が検出
される。

【００２３】以上の説明は、中央演算処理装置１１−２
が主記憶装置１１−１をアクセスする際の主記憶バス制
御情報の異常検出動作についてであるが、入出力制御装
置１１−ｎが主記憶装置１１−１をアクセスする等、他
の場合にも同様にして主記憶バス制御情報の異常検出が
行われる。

【００２４】

【発明の効果】以上説明したように、本発明の主記憶バ
ス制御情報異常検出機構によれば、制御線に主記憶バス
制御情報を出力する際にそのパリティビットをパリティ
ビット線に出力し、全ての論理装置において制御線上の
主記憶バス制御情報とパリティビット線上のパリティビ
ットとに基づいてパリティチェックを行い、若し異常を
検出すると異常検出通知線に異常検出信号を出力して他
の全ての論理装置に通知するので、制御線上の主記憶バ
ス制御情報に発生した異常を全ての論理装置でほぼ確実
に且つ同時に検出することができる。

【００２５】また、制御線上で異常が検出されると各論
理装置に設けられた主記憶バス制御シーケンサが同時に
初期化されるので、瞬断等によって偶発的に制御線上で
発生した主記憶バス制御情報の異常による各種の誤動作
を防止することができると共に、各論理装置の主記憶バ
ス制御動作の再試行が可能となる。

【００２６】本発明と従来のアドレス，データの異常検
出機構とを組合わせることにより、主記憶バス上の全て
の種類の情報の異常検出が可能となり、情報処理装置の
信頼性が著しく向上する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【符号の説明】

１…アドレス線 ２…データ線 ３…制御線 ４…パリティビット線 ５…異常検出通知線 ６…主記憶バス ７−１〜７−ｎ…主記憶バス制御情報生成部８−１〜８
−ｎ…主記憶バス制御情報パリティジェネレータ ９−１〜９−ｎ…主記憶バス制御情報パリティチェッカ
１０−１〜１０−ｎ…主記憶バス制御シーケンサ１１−
１…主記憶装置 １１−２…中央演算処理装置 １１−ｎ…入出力制御装置 １２−１〜１２−ｎ…主記憶バス制御ブロック１３−１
〜１３−ｎ…初期化手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　アドレス線，データ線および制御線か
   ら構成される主記憶バスに複数の論理装置が接続された
   情報処理装置において、前記各々の論理装置に接続され
   たパリティビット線および異常検出通知線と、前記各々
   の論理装置内に設けられ、自論理装置から前記制御線に
   送出される主記憶バス制御情報のパリティビットを生成
   して前記パリティビット線に出力するパリティジェネレ
   ータと、前記各々の論理装置内に設けられ、前記制御線
   上の主記憶バス制御情報と前記パリティビット線上のパ
   リティビットとに基づいてパリティチェックを行い、異
   常を検出することにより前記異常検出通知線に異常検出
   信号を出力するパリティチェッカとを備えたことを特徴
   とする主記憶バス制御情報異常検出機構。
2. 【請求項２】　　前記各々の論理装置内に設けられ、前
   記異常検出通知線に異常検出信号が出力されることによ
   り、自論理装置に設けられた主記憶バス制御シーケンサ
   を初期化する初期化手段を有する請求項１記載の主記憶
   バス制御情報異常検出機構。
3. 【請求項３】　　主記憶装置と中央演算処理装置と入出
   力制御装置とを前記複数の論理装置として含む請求項２
   記載の主記憶バス制御情報異常検出機構。