JP3250232B2 - 入出力制御装置のバスパリティエラー発生位置検出方式 - Google Patents
入出力制御装置のバスパリティエラー発生位置検出方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、入出力制御装置のバス
パリティエラー検出方式に関し、特に、そのバスパリテ
ィエラーが発生した位置を検出する入出力制御装置のバ
スパリティエラー発生位置検出方式に関する。
パリティエラー検出方式に関し、特に、そのバスパリテ
ィエラーが発生した位置を検出する入出力制御装置のバ
スパリティエラー発生位置検出方式に関する。
【０００２】
【従来の技術】従来、入出力制御装置のバスパリティエ
ラー検出方式は、複数のローカルバス構成であっても、
それぞれのバスに、パリティエラー検出機能を有するだ
けであった。
ラー検出方式は、複数のローカルバス構成であっても、
それぞれのバスに、パリティエラー検出機能を有するだ
けであった。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
装置のバスパリティエラー検出方式では、複数のローカ
ルバス構成の場合、何れかのバスあるいはデバイスで障
害が発生したことは検出できても、どのバスあるいはど
のバスに接続されたデバイスに障害が発生したかを特定
することができなかった。
装置のバスパリティエラー検出方式では、複数のローカ
ルバス構成の場合、何れかのバスあるいはデバイスで障
害が発生したことは検出できても、どのバスあるいはど
のバスに接続されたデバイスに障害が発生したかを特定
することができなかった。
【０００４】本発明の目的は、このような欠点を除去
し、複数のローカルバスを有するバス構成でバスパリテ
ィエラーが発生した時、どのローカルバスにパリティエ
ラーが発生したかを特定する入出力制御装置のバスパリ
ティエラー発生位置検出方式を提供することにある。
し、複数のローカルバスを有するバス構成でバスパリテ
ィエラーが発生した時、どのローカルバスにパリティエ
ラーが発生したかを特定する入出力制御装置のバスパリ
ティエラー発生位置検出方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、外部要因発生
により制御される入力線およびデータ転送サイクル時に
出力可能な複数の出力線を持つと共に、データ転送サイ
クル中に前記入力線がアクティブになると例外処理を実
行することができるプロセッサと、前記プロセッサ用の
ローカルバスと入出力ラインアダプタ部のローカルバス
とこれらのローカルバスをつなぐ共通バスのように、機
能毎に分割された複数のローカルバスを有する入出力制
御装置とを備える入出力制御装置のバスパリティエラー
発生位置検出方式であって、データ転送サイクル時に、
アドレスバスおよびデータバスと共にアドレスあるいは
データを出力したローカルバス内でそれぞれパリティを
生成するパリティ生成手段と、各ローカルバスの接続部
毎に設けられ、各ローカルバスの、前記パリティ生成手
段からのパリティエラーの有無をチェックするパリティ
エラー検出手段と、前記パリティエラー検出手段のパリ
ティエラーの検出により、前記入力線をアクティブにす
る入力線制御手段とを有することを特徴としている。
により制御される入力線およびデータ転送サイクル時に
出力可能な複数の出力線を持つと共に、データ転送サイ
クル中に前記入力線がアクティブになると例外処理を実
行することができるプロセッサと、前記プロセッサ用の
ローカルバスと入出力ラインアダプタ部のローカルバス
とこれらのローカルバスをつなぐ共通バスのように、機
能毎に分割された複数のローカルバスを有する入出力制
御装置とを備える入出力制御装置のバスパリティエラー
発生位置検出方式であって、データ転送サイクル時に、
アドレスバスおよびデータバスと共にアドレスあるいは
データを出力したローカルバス内でそれぞれパリティを
生成するパリティ生成手段と、各ローカルバスの接続部
毎に設けられ、各ローカルバスの、前記パリティ生成手
段からのパリティエラーの有無をチェックするパリティ
エラー検出手段と、前記パリティエラー検出手段のパリ
ティエラーの検出により、前記入力線をアクティブにす
る入力線制御手段とを有することを特徴としている。
【０００６】前述した本発明において、前記プロセッサ
は、各ローカルバス毎に割り当てられたアドレスを前記
出力線に出力してリードサイクルを起動し、前記出力線
をデコードして自分のローカルバス宛のアドレスであれ
ば前記入力線をネゲートし、前記入力線の信号変化を検
出することにより例外処理フェースを実行するのが望ま
しい。
は、各ローカルバス毎に割り当てられたアドレスを前記
出力線に出力してリードサイクルを起動し、前記出力線
をデコードして自分のローカルバス宛のアドレスであれ
ば前記入力線をネゲートし、前記入力線の信号変化を検
出することにより例外処理フェースを実行するのが望ま
しい。
【０００７】また、前述した本発明において、前記ロー
カルバスは、アドレスバスおよびデータバスから成るの
が望ましい。
カルバスは、アドレスバスおよびデータバスから成るの
が望ましい。
【０００８】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００９】図１は、本発明の一実施例を示す全体構成
図である。図１において、１がプロセッサ（ＣＰＵ）、
２−１〜２−３がバスドライバ／レシーバ（Ｄ／Ｒ）、
３がパリティ生成／検出部（パリティＣ／Ｇ部）、４−
１〜４−３がパリティＣ／Ｇ制御部、４Ａ，４Ｂがデバ
イス、１０１が出力線（ＡＭ線）、１０２が入力線（Ｂ
ＥＲＲ線）、２０１がアドレスパリティ線、２０２がデ
ータパリティ線、５００がアドレスバス、６００がデー
タバスである。
図である。図１において、１がプロセッサ（ＣＰＵ）、
２−１〜２−３がバスドライバ／レシーバ（Ｄ／Ｒ）、
３がパリティ生成／検出部（パリティＣ／Ｇ部）、４−
１〜４−３がパリティＣ／Ｇ制御部、４Ａ，４Ｂがデバ
イス、１０１が出力線（ＡＭ線）、１０２が入力線（Ｂ
ＥＲＲ線）、２０１がアドレスパリティ線、２０２がデ
ータパリティ線、５００がアドレスバス、６００がデー
タバスである。
【００１０】さらに、図１のパリティＣ／Ｇ制御部の詳
細な構成が図２に示されている。図２において、２１，
２２がパリティ生成／検出器（パリティＣ／Ｇ）、２３
が比較器、２４がローバスアドレス（Ｌ−ＢＵＳアドレ
ス）、２５がＢＥＲＲ線制御部である。
細な構成が図２に示されている。図２において、２１，
２２がパリティ生成／検出器（パリティＣ／Ｇ）、２３
が比較器、２４がローバスアドレス（Ｌ−ＢＵＳアドレ
ス）、２５がＢＥＲＲ線制御部である。
【００１１】このような本実施例は、データ転送サイク
ル時に、アドレスバス、データバスともにバスにアドレ
スあるいはデータを出力したローカルバス内でそれぞれ
パリティを生成するパリティ生成機能と、各ローカルバ
スの接続部毎に設けられ、各ローカルバスのパリティエ
ラーの有無をチェックするパリティエラー検出機能と、
このパリティエラーの検出により、上記入力線をアクテ
ィブにするＢＥＲＲ線制御機能とを有している。かつ、
例外処理フェーズにおいて、各ローカルバス毎に割り当
てられたアドレスを出力線に出力してリードサイクルを
起動するＡＭ線制御機能と、このＡＭ線をデコードして
自分のローカルバス宛のアドレスであればＢＥＲＲ線を
ネゲートするＢＥＲＲ線制御機能と、このＢＥＲＲ線の
信号変化を検出するＢＥＲＲ線信号変化検出機能とを有
する。
ル時に、アドレスバス、データバスともにバスにアドレ
スあるいはデータを出力したローカルバス内でそれぞれ
パリティを生成するパリティ生成機能と、各ローカルバ
スの接続部毎に設けられ、各ローカルバスのパリティエ
ラーの有無をチェックするパリティエラー検出機能と、
このパリティエラーの検出により、上記入力線をアクテ
ィブにするＢＥＲＲ線制御機能とを有している。かつ、
例外処理フェーズにおいて、各ローカルバス毎に割り当
てられたアドレスを出力線に出力してリードサイクルを
起動するＡＭ線制御機能と、このＡＭ線をデコードして
自分のローカルバス宛のアドレスであればＢＥＲＲ線を
ネゲートするＢＥＲＲ線制御機能と、このＢＥＲＲ線の
信号変化を検出するＢＥＲＲ線信号変化検出機能とを有
する。
【００１２】次に、本実施例の動作を、図３，４を用い
て説明する。図３はバスパリティエラー発生位置を示す
図、図４はデータライト時のバスパリティエラー発生位
置検出アルゴリズムを示す図である。
て説明する。図３はバスパリティエラー発生位置を示す
図、図４はデータライト時のバスパリティエラー発生位
置検出アルゴリズムを示す図である。
【００１３】図３において、例えば、パリティＣ／Ｇ制
御部４−３につながるデバイス４Ｂにデータを書き込む
場合、ＣＰＵ１がライトサイクルを起動すると、パリテ
ィＣ／Ｇ制御部３は、アドレス／データのパリティを生
成してアドレス／データパリティ線２０１／２０２に出
力する。各ローカルバスの制御部に設けられたパリティ
Ｃ／Ｇ制御部４−１〜４−３は、それぞれアドレス／デ
ータバスのパリティをチェックする。
御部４−３につながるデバイス４Ｂにデータを書き込む
場合、ＣＰＵ１がライトサイクルを起動すると、パリテ
ィＣ／Ｇ制御部３は、アドレス／データのパリティを生
成してアドレス／データパリティ線２０１／２０２に出
力する。各ローカルバスの制御部に設けられたパリティ
Ｃ／Ｇ制御部４−１〜４−３は、それぞれアドレス／デ
ータバスのパリティをチェックする。
【００１４】ここで、図３に示すように、ローカルバス
７０２で障害が発生したとすると、パリティＣ／Ｇ制御
部４−１ではパリティエラーを検出しないので何もしな
い。しかし、パリティＣ／Ｇ制御部４−２，４−３で
は、パリティエラーを検出するため、次の手順を実行す
る。 （１）ＢＥＲＲ線制御部２５は、パリティエラー検出信
号２１１を検出すると、ＢＥＲＲ線１０２をアクティブ
にする。
７０２で障害が発生したとすると、パリティＣ／Ｇ制御
部４−１ではパリティエラーを検出しないので何もしな
い。しかし、パリティＣ／Ｇ制御部４−２，４−３で
は、パリティエラーを検出するため、次の手順を実行す
る。 （１）ＢＥＲＲ線制御部２５は、パリティエラー検出信
号２１１を検出すると、ＢＥＲＲ線１０２をアクティブ
にする。
【００１５】（１）の処理により、ＢＥＲＲ線１０２が
アクティブとなると、ＣＰＵ１は、例外処理として以下
の手順を実行する。 （２）ＡＭ線１０１に、まず、ローカルバスアドレスａ
を出力して、データリードサイクルを起動し、ＢＥＲＲ
線１０２の変化の有無をチェックする。 （３）次のローカルバスアドレスｂをＡＭ線１０１に出
力し、（２）の処理と同様にデータリードサイクルを起
動してＢＥＲＲ線１０２の変化の有無をチェックする。 （４）処理（３）をすべてのローカルバスアドレスに対
して実行するまで繰り返す。 （５）ＢＥＲＲ線１０２の変化を図４に示すフローチャ
ートに従い解析し、バスパリティエラー発生位置を特定
する。
アクティブとなると、ＣＰＵ１は、例外処理として以下
の手順を実行する。 （２）ＡＭ線１０１に、まず、ローカルバスアドレスａ
を出力して、データリードサイクルを起動し、ＢＥＲＲ
線１０２の変化の有無をチェックする。 （３）次のローカルバスアドレスｂをＡＭ線１０１に出
力し、（２）の処理と同様にデータリードサイクルを起
動してＢＥＲＲ線１０２の変化の有無をチェックする。 （４）処理（３）をすべてのローカルバスアドレスに対
して実行するまで繰り返す。 （５）ＢＥＲＲ線１０２の変化を図４に示すフローチャ
ートに従い解析し、バスパリティエラー発生位置を特定
する。
【００１６】すなわち、ローカルバス７０３をリセット
する（ステップ）。ステップの処理により、インア
クティブになるとローカルバス７０３でのエラーが判明
する（ステップ）。ステップでアクティブの場合、
ローカルバス７０２をリセットする（ステップ）。ス
テップでインアクティブになるとローカルバス７０２
でのエラーが判明する（ステップ）。ステップでア
クティブの場合、ローカルバス７０１をリセットする
（ステップ）。ステップでインアクティブになると
ローカルバス７０１でのエラーが判明する（ステップ
）。ステップでアクティブの場合、別の障害発生と
なる。
する（ステップ）。ステップの処理により、インア
クティブになるとローカルバス７０３でのエラーが判明
する（ステップ）。ステップでアクティブの場合、
ローカルバス７０２をリセットする（ステップ）。ス
テップでインアクティブになるとローカルバス７０２
でのエラーが判明する（ステップ）。ステップでア
クティブの場合、ローカルバス７０１をリセットする
（ステップ）。ステップでインアクティブになると
ローカルバス７０１でのエラーが判明する（ステップ
）。ステップでアクティブの場合、別の障害発生と
なる。
【００１７】この一連の処理により、図２のＢＥＲＲ線
制御部２５は、ＣＰＵ１の手順でＡＭ線１０１に出力さ
れた信号を自分のローカルバスアドレスと比較器２３で
比較し、一致すればＢＥＲＲ線制御部２５にローカルバ
スアドレス一致信号を出力する。ＢＥＲＲ線制御部２５
は、ローカルバスアドレス一致信号を検出すると、ＢＥ
ＲＲ線１０２をネゲートさせる。
制御部２５は、ＣＰＵ１の手順でＡＭ線１０１に出力さ
れた信号を自分のローカルバスアドレスと比較器２３で
比較し、一致すればＢＥＲＲ線制御部２５にローカルバ
スアドレス一致信号を出力する。ＢＥＲＲ線制御部２５
は、ローカルバスアドレス一致信号を検出すると、ＢＥ
ＲＲ線１０２をネゲートさせる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
複数のローカルバス構成において、バスパリティエラー
が発生したとき、どのローカルバスにパリティエラーが
発生したかを特定できるので、故障の発生したバスある
いはデバイスを見つけるのが容易になるという効果があ
る。
複数のローカルバス構成において、バスパリティエラー
が発生したとき、どのローカルバスにパリティエラーが
発生したかを特定できるので、故障の発生したバスある
いはデバイスを見つけるのが容易になるという効果があ
る。
【図１】本発明の一実施例を示す全体構成図である。
【図２】パリティＣ／Ｇ制御部の詳細ブロック図であ
る。
る。
【図３】バスパリティエラー発生位置を示す図である。
【図４】データライト時のバスパリティエラー発生位置
検出アルゴリズムを示す図である。
検出アルゴリズムを示す図である。
１ プロセッサ（ＣＰＵ） ２−１〜２−３ バスドライバ／レシーバ（Ｄ／Ｒ） ３ パリティ生成／検出部（パリティＣ／Ｇ部） ４−１〜４−３ パリティＣ／Ｇ制御部 ４Ａ，４Ｂ デバイス １０１ 出力線（ＡＭ線） １０２ 入力線（ＢＥＲＲ線） ２０１ アドレスパリティ線 ２０２ データパリティ線 ５００ アドレスバス ６００ データバス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00 301 G06F 11/10 320 G06F 11/22 360
Claims (3)
- 【請求項１】外部要因発生により制御される入力線およ
びデータ転送サイクル時に出力可能な複数の出力線を持
つと共に、データ転送サイクル中に前記入力線がアクテ
ィブになると例外処理を実行することができるプロセッ
サと、前記プロセッサ用のローカルバスと入出力ライン
アダプタ部のローカルバスとこれらのローカルバスをつ
なぐ共通バスのように、機能毎に分割された複数のロー
カルバスを有する入出力制御装置とを備える入出力制御
装置のバスパリティエラー発生位置検出方式であって、
データ転送サイクル時に、アドレスバスおよびデータバ
スと共にアドレスあるいはデータを出力したローカルバ
ス内でそれぞれパリティを生成するパリティ生成手段
と、各ローカルバスの接続部毎に設けられ、各ローカル
バスの、前記パリティ生成手段からのパリティエラーの
有無をチェックするパリティエラー検出手段と、前記パ
リティエラー検出手段のパリティエラーの検出により、
前記入力線をアクティブにする入力線制御手段とを有す
ることを特徴とする入出力制御装置のバスパリティエラ
ー発生位置検出方式。 - 【請求項２】前記プロセッサは、各ローカルバス毎に割
り当てられたアドレスを前記出力線に出力してリードサ
イクルを起動し、前記出力線をデコードして自分のロー
カルバス宛のアドレスであれば前記入力線をネゲート
し、前記入力線の信号変化を検出することにより例外処
理フェースを実行する請求項１記載の入出力制御装置の
バスパリティエラー発生位置検出方式。 - 【請求項３】前記ローカルバスは、アドレスバスおよび
データバスから成る請求項１または２記載の入出力制御
装置のバスパリティエラー発生位置検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12072791A JP3250232B2 (ja) | 1991-05-27 | 1991-05-27 | 入出力制御装置のバスパリティエラー発生位置検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12072791A JP3250232B2 (ja) | 1991-05-27 | 1991-05-27 | 入出力制御装置のバスパリティエラー発生位置検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04347752A JPH04347752A (ja) | 1992-12-02 |
| JP3250232B2 true JP3250232B2 (ja) | 2002-01-28 |
Family
ID=14793505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12072791A Expired - Fee Related JP3250232B2 (ja) | 1991-05-27 | 1991-05-27 | 入出力制御装置のバスパリティエラー発生位置検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250232B2 (ja) |
-
1991
- 1991-05-27 JP JP12072791A patent/JP3250232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04347752A (ja) | 1992-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |