JPH04211576A - 符号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ装置、蓄
積同報装置等に用いられる符号変換装置に関する。

【０００２】

【従来の技術】従来のファクシミリ装置においては、（
イ）装置の制御系および符号化・復号化部をランダムロ
ジックのみで構成したり、（ロ）高速性を要する符号化
・復号化部をランダムロジックで構成する一方、高速性
を要しないその他の制御部をマイクロコンピュータ・シ
ステムで構成したり、（ハ）装置の制御系および符号化
・復号化部をバイポーラのビットスライス型マイクロプ
ロセッサを組み合わせた高速処理可能なマイクロコンピ
ュータ・システムで構成したりしていた。

【０００３】しかし、（イ）の場合には、複雑な制御が
困難であるという欠点があった。また、（ロ）の場合に
は、高速な回線速度（４８ＫＢＰＳ／ｓｅｃ）に適応で
きないと言う欠点があった。さらに、（イ），（ロ）お
よび（ハ）の場合とも、ハードウェアが複雑になり、コ
ストが高くなったり、汎用性がなく、機種毎に大幅なハ
ードウェアの設計変更を行なう必要がある等の欠点があ
った。

【０００４】

【発明が解決しようとする課題】上記従来の構成である
と、特に、蓄積交換機等のある符号化方式の端末からの
データを入力し、このデータを一旦メモリに蓄積してか
ら、異なる符号化方式の端末へ出力する場合等複雑な制
御を必要とする。

【０００５】本発明は上記問題点を解決するもので、複
雑な制御をソフトウェアのみによって容易に実現でき、
高速な回線速度にも適応でき、ハード回路を小規模とす
ることができる符号変換装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明は中央処理装置、ＲＯＭ及びＲＡＭを有し
てなるマイクロコンピュータ・システムと、画情報の入
出力間に一次元符号化処理（あるいは二次元符号化処理
）及び一次元復号化処理（あるいは二次元復号化処理）
を行なう帯域圧縮・伸長アダプタと、ラインメモリと接
続し、前記帯域圧縮・伸長アダプタと画情報の入出力を
行なうメモリ・インタフェース・アダプタとを有し、こ
れらの接続されたアダプタを１ブロックとし、２つのブ
ロックを第１のブロック及び第２のブロックとして接続
するとともに前記マイクロコンピュータ・システムと共
通のバスを介して接続し、前記マイクロコンピュータ・
システムからの情報により前記第１のブロックで一次元
復号化処理（あるいは二次元復号化処理）された画情報
を前記第２のブロックに入力し、前記第２のブロックで
二次元符号化処理（あるいは一次元符号化処理）を行な
うものである。

【０００７】

【作用】本発明は上述の構成により、マイクロコンピュ
ータ・システムの共通バスにそれぞれ接続された各アダ
プタから成るブロックを接続しているため、マイクロコ
ンピュータ・システムが各アダプタの動作モード及び動
作開始，終了を指示するコマンド情報を与えるのみで、
ファクシミリ画情報を直接処理することなく、符号変換
を行なうことができる。

【０００８】

【実施例】１は汎用マイクロプロセッサからなる中央処
理装置（以下、ＣＰＵと略記する）、２はＲＯＭ、３は
ＲＡＭ、４は前記ＣＰＵ１、ＲＯＭ２およびＲＡＭ３等
からなるマイクロコンピュータ・システムの共通バスで
ある。

【０００９】５は記録を行なうプロッタ、６は読取走査
を行なうスキャナ、７は最大６４Ｋビットのラインメモ
リ、８はモデム、９は水晶発振器、１６は共通バス４に
接続されたダイレクト・メモリ・アクセス・コントロー
ラである（以下、ＤＭＡＣと略記する）。

【００１０】１０はシステム・インタフェース・アダプ
タ（以下、ＳＩＡと略記する）、１１はメモリ・インタ
フェース・アダプタ（以下、ＭＩＡと略記する）、１２
は帯域圧縮・伸長アダプタ（以下、ＢＣＥＡと略記する
）、１３は通信インタフェース・アダプタ（以下、ＣＩ
Ａと略記する）であり、これらの４つのアダプタ１０〜
１３は、それぞれ大規模集積回路（以下、ＬＳＩと略記
する）からなり、前記マイクロコンピュータ・システム
のアドレス空間内にあるＩ／Ｏとして、共通バス４に接
続されている。

【００１１】前記ＳＩＡ１０は、画情報制御部１０１、
タイマ１０２およびクロック発生部１０３等を単一の半
導体基板に一体的に集積形成してなるものであり、前記
画情報制御部１０１、タイマ１０２およびクロック発生
部１０３には、共通バス４に接続されるコマンド・レジ
スタおよびステータス・レジスタ（図示せず）が設けら
れている。

【００１２】そして、このＳＩＡ１０は、スキャナ６お
よび前記ＭＩＡ１１からそれぞれ専用シリアル入力ポー
トを通して画情報をシリアルに入力可能、前記プロッタ
５および前記ＭＩＡ１１へそれぞれ専用シリアル入力ポ
ートを通して画情報をシリアルに出力可能、かつ前記画
情報の入出力間に、画幅変換、副走査密度変換、１ライ
ン読取時間および記録時間変換、並びに画像縮小等の処
理を実行するほか、記録サンプリング・クロックの速度
の設定等を行なうようになっている。

【００１３】また、このＳＩＡ１０の動作の開始・終了
および動作モードは、ＣＰＵ１により共通バス４を通し
て前記コマンド・レジスタに設定されるコマンド情報に
よって制御されるようになっている。

【００１４】前記ＭＩＡ１１は、ラインメモリ制御部１
１１、ＭＩＡ共通バス制御部１１２およびキャラクタ制
御部１１３等を単一の半導体基板に一体的に集積形成し
てなるものであり、前記ＭＩＡ共通バス制御部１１２お
よびキャラクタ制御部１１３には、共通バス４に接続さ
れるコマンド・レジスタおよびステータス・レジスタ（
図示せず）が設けられている。

【００１５】そして、このＭＩＡ１１は、ＳＩＡ１０に
対し専用シリアル入出力ポートを通して画情報をシリア
ルに入出力可能、ラインメモリ７を４ビットパラレルに
直接アクセス可能、かつ共通バス４に対し画情報を８ビ
ットパラレルに入出力可能であり前記入出力の速度変換
を行なうことができるほか、入力した画情報に、キャラ
クタ制御部１１３から出力される文字情報を挿入可能と
なっている。

【００１６】また、このＭＩＡ１１の動作の開始・終了
および動作モードは、ＣＰＵ１により共通バス４を通し
てこのＭＩＡ１１の前記コマンド・レジスタに設定され
るコマンド情報に基づいて制御される。

【００１７】前記ＢＣＥＡ１２は、符号化・復号化部１
２１およびＢＣＥＡ共通バス制御部１２２等を単一の半
導体基板に一体的に集積形成してなり、前記共通バス制
御部１２２には、共通バス４に接続されるコマンド・レ
ジスタおよびステータス・レジスタ（図示せず）が設け
られている。

【００１８】そして、このＢＣＥＡ１２は、ＭＩＡ１１
に対し専用シリアル入出力ポートを通して画情報をシリ
アルに双方向に入出力可能、かつ共通バス４に符号化情
報を８ビットパラレルに双方向に入出力可能であるとと
もに、前記画情報および符号化情報の入出力間に、符号
化・復号化部１２１により、ＣＣＩＴＴ勧告Ｔ．４によ
る一次元符号化、二次元符号化、一次元復号化および二
次元復号化処理を行なうようになっている。

【００１９】また、このＢＣＥＡ１２の動作の開始・終
了および動作モードは、ＣＰＵ１により共通バス４を通
してこのＢＣＥＡ１２の前記コマンド・レジスタに設定
されるコマンド情報によって制御される。

【００２０】前記ＣＩＡ１３は、モデム制御部１３１お
よびＣＩＡ共通バス制御部１３２等からなり、前記共通
バス制御部１３２には、共通バス４にそれぞれ接続され
るコマンド・レジスタおよびステータス・レジスタ（図
示せず）が設けられている。

【００２１】そして、このＣＩＡ１３は、モデム８に対
しデータを専用シリアル入出力ポートを通してシリアル
に入出力可能、かつ共通バス４に対しデータをパラレル
に入出力可能であり、前記データの入出力間に、ＣＣＩ
ＴＴ勧告Ｔ．３０のファクシミリ伝送手順のフェイズＢ
（要求される装置の識別と選択のためのメッセージ前手
順）、フェイズＣ（メッセージ伝送）、フェイズＤ（メ
ッセージの終了と確認および複葉ドキメント手順を含む
メッセージ後手順）のデータ処理を行なうようになって
いる。

【００２２】また、このＣＩＡ１３の動作モードは、Ｃ
ＰＵ１により共通バス４を通してこのＣＩＡ１３の前記
コマンド・レジスタに書き込まれるコマンド情報によっ
て制御される。

【００２３】なお、Ａ〜Ｋは何れもデータの信号線を示
しており、Ａはスキャナ６から画情報制御部１０１への
信号線、Ｂは画情報制御部１０１からプロッタ５への信
号線、Ｃは画情報制御部１０１からラインメモリ制御部
１１１への信号線、Ｄはラインメモリ制御部１１１から
画情報制御部１０１への信号線、Ｅはラインメモリ７と
ラインメモリ制御部１１１との間の信号線、Ｆは共通バ
ス４とＭＩＡ共通バス制御部１１２およびキャラクタ制
御部１１３との間の信号線、Ｇはラインメモリ制御部１
１１と符号化・復号化部１２１との間の信号線、Ｈは共
通バス４とＢＣＥＡ共通バス制御部１２２との間の信号
線、Ｉは共通バス４とＣＩＡ共通バス制御部１３２との
間の信号線、Ｋは共通バス４とＲＡＭ１１との間の信号
線を示している。

【００２４】次に、ファクシミリ装置の基本動作である
原稿コピーモード時、原稿送信モード時および原稿受信
モード時を例として、本実施例の動作を説明する。

【００２５】 〔原稿コピー・モード時〕まず、ＣＰＵ１により、ＳＩ
Ａ１０およびＭＩＡ１１のコマンド・レジスタに動作モ
ードの初期設定が行なわれる。すなわち、ＳＩＡ１０の
コマンド・レジスタには、１ライン読取時間および記録
時間（０．１２５〜３２ｍｓｅｃ）、記録速度（２．１
ＭＨｚ〜１６．４ＫＨｚ）、主走査画幅（３２〜８１９
２ビット）、縮小の有無およびコピー・モードを指示す
るコマンド情報が書き込まれる。また、ＭＩＡ１２のコ
マンド・レジスタには、画情報の入力ポートおよび出力
ポートをＳＩＡ１０に指定するコマンド情報、並びに主
走査画幅（３２〜８１９２ビット）および文字情報に関
する設定を指示するコマンド情報が書き込まれる。

【００２６】そして、動作の開始，終了は、ＳＩＡ１０
およびＭＩＡ１１のコマンド・レジスタに設けられたペ
ージビットに、ＣＰＵ１により、それぞれ“１”、“０
”が設定されることにより行なわれる。

【００２７】このコピー・モード時のデータの流れは次
のようになる。スキャナ６からの画情報は、ＳＩＡ１０
の画情報制御部１０１にハンドシェイクにより、シリア
ルに入力され、この入力された画情報が前記初期設定に
基づいて、そのまま、または同制御部１０１において画
幅変換および画像縮小処理を行なわれた後、同制御部１
０１からＭＩＡ１１のラインメモリ制御部１１１にハン
ドシェイクによりシリアルに出力される。

【００２８】前記ラインメモリ制御部１１１に入力され
た画情報は、前記初期設定により文字情報の挿入が指示
されていない場合には、文字情報との合成を行なわれる
ことなく、また前記初期設定により文字情報の挿入が指
示されている場合には、同ラインメモリ制御部１１１に
おいてキャラクタ制御部１１３から出力される文字情報
と合成されて、ラインメモリ７に書き込まれる。このよ
うにしてラインメモリ７に一時蓄えられた画情報は、次
に、再びラインメモリ制御部１１１に読み出され、ＳＩ
Ａ１０の画情報制御部１０１にハンドシェイクにより再
度入力され、同制御部１０１からプロッタ５にハンドシ
ェイクにより出力される。

【００２９】なお、前記各ブロック間のハンドシェイク
は、それぞれのブロックを監視することにより行なわれ
る。

【００３０】以上の結果、このコピー・モード時のデー
タの流れは、Ａ→Ｃ→Ｅ→Ｅ→Ｄ→Ｂとなる。

【００３１】ここにおいて、画情報がラインメモリ７に
一旦蓄えられることから、スキャナ６とプロッタ５の速
度が異なっていても、コピー動作が支障なく行なわれる
。

【００３２】また、スキャナ６からＳＩＡ１０への画情
報の入力に際しては、原稿の副走査送りを行なうための
パルスがＳＩＡ１０からスキャナ６に出力される。また
、同様にして、ＳＩＡ１０からプロッタ５への画情報の
出力に際しては、記録紙の副走査送りを行なうためのパ
ルスが、ＳＩＡ１０からプロッタ５へ出力される。そし
て、タイマ１０２は、前記各場合のパルス数を、副走査
送りの制御等のために計数する。なお、クロック発生部
１０３は、水晶発振器９の出力に基づいて、前記パルス
等の出力に必要なクロックを発生するものである。

【００３３】 〔原稿送信モード時および原稿受信モード時〕原稿の送
信および受信は、ＣＣＩＴＴ勧告Ｔ．３の文書伝送用グ
ループ２（以下、Ｇ２と略記する）に標準化されている
符号化を伴わない画情報伝送と、ＣＣＩＴＴ勧告Ｔ．４
の文書伝送用グループ３（以下、Ｇ３と略記する）に標
準化されている符号化情報伝送とのいずれかが選択され
て、次のように行なわれる。

【００３４】 （イ）　　Ｇ２送信時 まず、ＣＰＵ１により、共通バス４を通してＳＩＡ１０
、ＭＩＡ１１およびＣＩＡ１３のコマンド・レジスタに
初期設定が行なわれる。

【００３５】すなわち、ＳＩＡ１０のコマンド・レジス
タには、１ライン読取時間、主走査画幅、主走査両端カ
ットの有無、画像縮小の有無、および送信モードを指示
するコマンド情報が設定され、ＭＩＡ１１のコマンド・
レジスタには、画情報の入力ポートをＳＩＡ１０に、画
情報の出力ポートを共通バス４にそれぞれ指定するコマ
ンド情報、並びに主走査画幅および文字情報に関する設
定を行なうコマンド情報が書き込まれる。さらに、ＣＩ
Ａ１３のコマンド・レジスタには、Ｇ２送信モードを指
示するコマンド情報が書き込まれる。

【００３６】また、動作の開始・終了は、前記コピー・
モード時と同様に、ＳＩＡ１０およびＭＩＡ１１のコマ
ンド・レジスタに設けられているページビットに、ＣＰ
Ｕ１により、それぞれ“１”，“０”が設定されること
により行なわれる。

【００３７】このＧ２送信時には、データの流れは次の
ようになる。スキャナ６からの画情報は、前記コピー時
の場合と同様の経緯をたどって、ラインメモリ７に書き
込まれ、同メモリ７に一時蓄えられた後、再びラインメ
モリ制御部１１１に読み出され、ＭＩＡ共通バス制御部
１１２でシリアル／パラレル変換される。そして、同共
通バス制御部１１２からバイト単位で共通バス４を通し
てＣＩＡ共通バス制御部１３２に転送される。

【００３８】ここにおいて、各共通バス制御部１１２，
１２２および１３２からのデータの転送および各共通バ
ス制御部１１２，１２２および１３２へのデータの転送
においては、ＣＰＵ１を介して行なうプログラムモード
転送と、ＣＰＵ１を介することなく、ＲＡＭ３との間で
直接転送を行なうダイレクト・メモリ・アクセス（以下
、ＤＭＡと略記する）転送との両方が可能である（なお
、ＤＭＡ転送の制御はＤＭＡＣ１６により行なわれる）
。このＧ２送信時においては、高速性が必要とされない
ので、上述のＭＩＡ共通バス制御部１１２からＣＩＡ共
通バス制御部１３２への画情報の転送は、前記プログラ
ムモード転送またはＤＭＡ転送の何れによってもよい（
なお、前記ＤＭＡ転送の場合、画情報はＦ→Ｋ→Ｋ→Ｉ
の経路を辿ることになる）。そして、ＣＩＡ共通バス制
御部１３２へ転送された画情報は、モデム制御部１３１
により、シリアルにモデム８に出力される。

【００３９】すなわち、この場合のデータの流れは、Ａ
→Ｃ→Ｅ→Ｅ→Ｆ→（Ｋ→Ｋ→）Ｉ→Ｊのようになる。

【００４０】 （ロ）　　Ｇ３送信時 まず、ＣＰＵ１により、ＳＩＡ１０、ＭＩＡ１１、ＢＣ
ＥＡ１２およびＣＩＡ１３のコマンド・レジスタに初期
設定が行なわれる。

【００４１】すなわち、ＳＩＡ１０のコマンド・レジス
タには、前記Ｇ２送信時と同一のコマンド情報が書き込
まれる。ＭＩＡ１１のコマンド・レジスタにも画情報の
出力ポートをＢＣＥＡ１２に指定する以外は、前記Ｇ２
送信時と同じコマンド情報が書き込まれる。ＢＣＥＡ１
２のコマンド・レジスタには、一次元符号化または二次
元符号化の選択と、それに必要な設定を行なうコマンド
情報が書き込まれる。さらに、ＣＩＡ１３のコマンド・
レジスタには、Ｇ３送信モードを指示するコマンド情報
が書き込まれる。

【００４２】また、動作開始，終了は、ＳＩＡ１０，Ｍ
ＩＡ１１およびＢＣＥＡ１２のコマンド・レジスタに設
けられているページビットに、ＣＰＵ１により、“１”
，“０”がそれぞれ設定されることにより行なわれる。

【００４３】このＧ３送信時には、データの流れは次の
ようになる。スキャナ６からの画情報は、前記コピー時
およびＧ２送信時と同一の経緯を経てラインメモリ７に
書き込まれる。このラインメモリ７に一時蓄えられた画
情報は、再びラインメモリ制御部１１１に読み出され、
ＢＣＥＡ１２の符号化・復号化部１２１に入力され、同
部１２１で符号化されて符号化情報に変換される。

【００４４】前記符号化情報は、ＢＣＥＡ共通バス制御
部１２２によりシリアル／パラレル変換され、ＤＭＡ転
送によりＲＡＭ３を経由してＣＩＡ１３へ転送され、さ
らに同ＣＩＡ１３からモデム８へ出力される。

【００４５】すなわち、この場合のデータの流れは、Ａ
→Ｃ→Ｅ→Ｅ→Ｇ→Ｈ→Ｋ→Ｋ→Ｉ→Ｊのようになる。

【００４６】 （ハ）　　Ｇ２受信時 まず、ＣＰＵ１により、ＳＩＡ１０，ＭＩＡ１１および
ＣＩＡ１３のコマンド・レジスタに初期設定が行なわれ
る。

【００４７】すなわち、ＳＩＡ１０のコマンド・レジス
タには、１ライン記録時間，主走査画幅，主走査白信号
付加（各ラインの両側に白信号を付加する処理）の有無
、記録サンプリング・クロックの速度および受信モード
を指示するコマンド情報が書き込まれる。また、ＭＩＡ
１１のコマンド・レジスタには、出力ポートをＳＩＡ１
０に指定するコマンド情報、並びに主走査画幅および文
字情報に関する指示を行なうコマンド情報が書き込まれ
る。さらに、ＣＩＡ１３のコマンド・レジスタには、Ｇ
２受信モードを指示するコマンド情報が書き込まれる。

【００４８】また、動作の開始，終了は、ＳＩＡ１０お
よびＭＩＡ１１のコマンド・レジスタのページビットに
、ＣＰＵ１により、“１”または“０”がそれぞれ設定
されることにより行なわれる。

【００４９】このＧ２受信時には、データの流れは次の
ようになる。 モデム８からのデータは、ＣＩＡ１３のモデム制御部１
３１にシリアル入力され、ＣＩＡ共通バス制御部１３２
によりシリアル／パラレル変換され、同制御部１３２か
らプログラムモード転送またはＤＭＡ転送により、ＭＩ
Ａ１１の共通バス制御部１１２にバイト単位で転送され
る。このようにしてＭＩＡ共通バス制御部１１２に転送
されてきたデータは、同部１１２によりパラレル／シリ
アル変換された上、ラインメモリ制御部１１１により、
そのまま、またはキャラクタ制御部１１３から出力され
る文字情報と合成されて、ラインメモリ７に書き込まれ
る。

【００５０】このラインメモリ７に一時蓄えられた画情
報は、再びラインメモリ制御部１１１に読み出され、Ｓ
ＩＡ１０の画情報制御部１０１にハンドシェイクにより
シリアルに入力され、さらに同画情報制御部１０１から
プロッタ５にハンドシェイクにより出力される。

【００５１】すなわち、この場合のデータの流れは、Ｊ
→Ｉ→Ｆ→Ｅ→Ｅ→（Ｋ→Ｋ→）Ｄ→Ｂとなる。

【００５２】 （ニ）　　Ｇ３受信時 まず、ＳＩＡ１０，ＭＩＡ１１，ＢＣＥＡ１２およびＣ
ＩＡ１３のコマンド・レジスタに初期設定が行なわれる
。

【００５３】すなわち、ＳＩＡ１０のコマンド・レジス
タには、Ｇ２受信時と同一のコマンド情報が書き込まれ
、ＭＩＡ１１のコマンド・レジスタにも、画情報の入力
ポートをＢＣＥＡ１２にするほかは、Ｇ２受信時と同一
のコマンド情報が設定される。また、ＢＣＥＡ１２のコ
マンド・レジスタには、一次元復号化または二次元符号
化の選択およびその選択に必要な設定を指示するコマン
ド情報、ＣＩＡ１３のコマンド・レジスタには、Ｇ３受
信モードを指示するコマンド情報が書き込まれる。

【００５４】また、動作の開始，終了は、ＳＩＡ１０，
ＭＩＡ１１およびＢＣＥＡ１２のコマンド・レジスタの
ページビットに、ＣＰＵ１により、“１”または“０”
がそれぞれ設定されることにより行なわれる。

【００５５】このＧ３受信時のデータの流れは次のよう
になる。モデム８からの符号化情報は、ＣＩＡ１３のモ
デム制御部１３１にシリアルに入力され、続いてＣＩＡ
共通バス制御部１３２によりシリアル／パラレル変換さ
れ、さらにプログラムモード転送またはＤＭＡ転送によ
りＢＣＥＡ１２の共通バス制御部１２２にバイト単位で
転送される。

【００５６】前記ＢＣＥＡ共通バス制御部１２２に転送
された符号化情報は、符号化・復号化部１２１により、
復号化され、さらにこの復号化された画情報は、ＭＩＡ
１１のラインメモリ制御部１１１にシリアルに出力され
る。こうしてラインメモリ制御部１１１に入力された画
情報は、必要な場合にはキャラクタ制御部１１３から出
力される文字情報と合成され、また必要ない場合には前
記文字情報との合成を行なわれることなく、同ラインメ
モリ制御部１１１から前記Ｇ２受信時と同一の経緯をた
どってプロッタ５に出力される。

【００５７】すなわち、この場合のデータの流れはＪ→
Ｉ→（Ｋ→Ｋ→）Ｈ→Ｇ→Ｅ→Ｅ→Ｄ→Ｂとなる。

【００５８】なお、前記コピー時、送信時、受信時にお
いてＳＩＡ１０、ＭＩＡ１１、ＢＣＥＡ１２およびＣＩ
Ａ１３の内部ステータスは、各アダプタ１０〜１３に設
けられている前記ステータス・レジスタにそれぞれ保持
される。そして、ＣＰＵ１はそれらのステータス・レジ
スタを監視しながら、各アダプタ１０〜１３の制御を行
なう。

【００５９】図２は、本発明のファクシミリ装置を符号
変換機として用いた実施例のブロック図を示す。

【００６０】蓄積交換機等の、ある符号化方式の端末か
らのデータを入力し、このデータを一旦メモリに蓄積し
てから、異なる符号化方式の端末へ出力する場合には、
符号変換を行なう必要がある。この図２の実施例は、一
次元符号化方式で入力したデータを二次元符号化方式に
変換して出力する場合の例である。

【００６１】同図において（Ｉ），（ＩＩ）は、それぞ
れ前記図１におけるＳＩＡ１０，ＭＩＡ１１，ＢＣＥＡ
１２，ＣＩＡ１３およびラインメモリ７からなるブロッ
クと同一構成のブロックである。

【００６２】そして、これらのブロック（Ｉ），（ＩＩ
）のＳＩＡ１０，ＭＩＡ１１，ＢＣＥＡ１２およびＣＩ
Ａ１３は、汎用マイクロプロセッサからなるＣＰＵ１，
ＲＯＭ２およびＲＡＭ３等により構成されるマイクロコ
ンピュータ・システムのアドレス空間内にあるＩ／Ｏと
して、前記マイクロコンピュータ・システムの共通バス
４に接続されている。

【００６３】８ａはモデムであり、ブロック（Ｉ）にお
けるＣＩＡ１３に、前記図１におけるモデム８の場合と
同様に接続されている。６はスキャナであり、ブロック
（Ｉ）におけるＳＩＡ１０に、前記図１の場合と同様に
接続されている。５はプロッタ、８ｂはモデムであり、
それぞれブロック（ＩＩ）におけるＳＩＡ１０，ＣＩＡ
１３に前記図１の場合と同様に接続されている。

【００６４】１４はフロッピ・ディスク制御装置（以下
、ＦＤＣと略記する）、１５は汎用バス・インターフェ
ース（以下、ＧＰＩＢと略記する）であり、この両者は
それぞれ共通バス４に接続されている。

【００６５】なお、以下、ブロック（Ｉ）に属する回路
および信号線の符号には（Ｉ）を、ブロック（ＩＩ）に
属する回路および信号線の符号には（ＩＩ）をそれぞれ
付するものである。

【００６６】本実施例においては、初期設定として、ブ
ロック（Ｉ）をＧ３受信かつ一次元復号モードに、また
ブロック（ＩＩ）をＧ３送信かつ二次元符号化モードに
設定する。ただし、ＳＩＡ１０（Ｉ）の画情報のシリア
ル出力ポートは、ＳＩＡ１０（ＩＩ）に指定するものと
する。ここで、ＬはＳＩＡ１０（Ｉ）からＳＩＡ１０（
ＩＩ）への信号線を示す。

【００６７】本実施例におけるデータの流れは、次のよ
うになる。モデム８ａからの一次元符号化情報は、ＣＩ
Ａ１３（Ｉ）および共通バス４を経てＲＡＭ３に一旦蓄
積される。次に、前記一次元符号化情報は、ＲＡＭ３か
ら読み出され、ＢＣＥＡ１２（Ｉ）に転送され、このＢ
ＣＥＡ１２（Ｉ）により復号化される。この復号化によ
って得られた画情報は、ＭＩＡ１１（Ｉ）、ＲＡＭ７（
Ｉ）およびＳＩＡ１０（Ｉ）を経て、ＳＩＡ１０（ＩＩ
）に入力される。

【００６８】そして、前記画情報は、次に、ＭＩＡ１１
（ＩＩ）およびＲＡＭ７（ＩＩ）を経てＢＣＥＡ１２（
ＩＩ）に入力され、ここで二次元符号化された後、共通
バス４を経て一旦ＲＡＭ３に蓄積され、しかる後にＣＩ
Ａ１３（ＩＩ）に入力され、このＣＩＡ１３（ＩＩ）か
らモデム８ｂに出力される。

【００６９】なお、上述のデータ転送において、高速転
送を要する場合には、ＤＭＡＣ１６を共通バス４に接続
することにより、ＤＭＡ転送によるデータ転送を行なう
ことができる。

【００７０】また、共通バス４に出力されたデータを、
ＦＤＣ１４によりフロッピディスクに蓄積したり、ＧＰ
ＩＢ１５により外部ＧＰＩＢを通して他のシステムに蓄
積してもよい。

【００７１】本実施例におけるデータの流れは、Ｊ（Ｉ
）→Ｉ（Ｉ）→Ｋ（またはＭ，Ｎ）→Ｋ（またはＭ，Ｎ
）→Ｈ（Ｉ）→Ｇ（Ｉ）→Ｅ（Ｉ）→Ｅ（Ｉ）→Ｄ（Ｉ
）→Ｌ→Ｃ（ＩＩ）→Ｅ（ＩＩ）→Ｅ（ＩＩ）→Ｇ（Ｉ
Ｉ）→Ｈ（ＩＩ）→Ｋ（またはＭ，Ｎ）→Ｋ（またはＭ
，Ｎ）→Ｉ（ＩＩ）→Ｊ（ＩＩ）のようになる。

【００７２】

【発明の効果】以上のように本発明は、マイクロコンピ
ュータ・システムの共通バスに、それぞれＬＳＩからな
る４つのアダプタ、ＳＩＡ、ＭＩＡ、ＢＣＥＡおよびＣ
ＩＡを接続し、前記マイクロコンピュータ・システムの
ＣＰＵは、前記各アダプタに設けられたコマンド・レジ
スタに、各アダプタの動作モードおよび動作開始，終了
を指示するコマンド情報を与えるのみで、ファクシミリ
画情報を直接処理することなく、符号変換を行なうこと
ができる。その結果、ソフトウェアのみで容易に実現で
き、しかも小規模なハード回路で符号変換を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に使用されるアダプタのブロック図

【図
２】本発明の一実施例による符号変換装置のブロック図

【符号の説明】

１　　ＣＰＵ ２　　ＲＯＭ ３　　ＲＡＭ ４　　共通バス ７　　ラインメモリ １０　　ＳＩＡ １１　　ＭＩＡ １２　　ＢＣＥＡ １３　　ＣＩＡ

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理装置、ＲＯＭ及びＲＡＭを有して
   なるマイクロコンピュータ・システムと、画情報の入出
   力間に一次元符号化処理（あるいは二次元符号化処理）
   及び一次元復号化処理（あるいは二次元復号化処理）を
   行なう帯域圧縮・伸長アダプタと、ラインメモリと接続
   し、前記帯域圧縮・伸長アダプタと画情報の入出力を行
   なうメモリ・インタフェース・アダプタとを有し、これ
   らの接続されたアダプタを１ブロックとし、２つのブロ
   ックを第１のブロック及び第２のブロックとして接続す
   るとともに前記マイクロコンピュータ・システムと共通
   のバスを介して接続し、前記マイクロコンピュータ・シ
   ステムからの情報により前記第１のブロックで一次元復
   号化処理（あるいは二次元復号化処理）された画情報を
   前記第２のブロックに入力し、前記第２のブロックで二
   次元符号化処理（あるいは一次元符号化処理）を行なう
   ことを特徴とする符号変換装置。