JPH04211576A - 符号変換装置 - Google Patents
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- JPH04211576A JPH04211576A JP3030045A JP3004591A JPH04211576A JP H04211576 A JPH04211576 A JP H04211576A JP 3030045 A JP3030045 A JP 3030045A JP 3004591 A JP3004591 A JP 3004591A JP H04211576 A JPH04211576 A JP H04211576A
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- 238000000034 method Methods 0.000 description 13
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、ファクシミリ装置、蓄
積同報装置等に用いられる符号変換装置に関する。
積同報装置等に用いられる符号変換装置に関する。
【0002】
【従来の技術】従来のファクシミリ装置においては、(
イ)装置の制御系および符号化・復号化部をランダムロ
ジックのみで構成したり、(ロ)高速性を要する符号化
・復号化部をランダムロジックで構成する一方、高速性
を要しないその他の制御部をマイクロコンピュータ・シ
ステムで構成したり、(ハ)装置の制御系および符号化
・復号化部をバイポーラのビットスライス型マイクロプ
ロセッサを組み合わせた高速処理可能なマイクロコンピ
ュータ・システムで構成したりしていた。
イ)装置の制御系および符号化・復号化部をランダムロ
ジックのみで構成したり、(ロ)高速性を要する符号化
・復号化部をランダムロジックで構成する一方、高速性
を要しないその他の制御部をマイクロコンピュータ・シ
ステムで構成したり、(ハ)装置の制御系および符号化
・復号化部をバイポーラのビットスライス型マイクロプ
ロセッサを組み合わせた高速処理可能なマイクロコンピ
ュータ・システムで構成したりしていた。
【0003】しかし、(イ)の場合には、複雑な制御が
困難であるという欠点があった。また、(ロ)の場合に
は、高速な回線速度(48KBPS/sec)に適応で
きないと言う欠点があった。さらに、(イ),(ロ)お
よび(ハ)の場合とも、ハードウェアが複雑になり、コ
ストが高くなったり、汎用性がなく、機種毎に大幅なハ
ードウェアの設計変更を行なう必要がある等の欠点があ
った。
困難であるという欠点があった。また、(ロ)の場合に
は、高速な回線速度(48KBPS/sec)に適応で
きないと言う欠点があった。さらに、(イ),(ロ)お
よび(ハ)の場合とも、ハードウェアが複雑になり、コ
ストが高くなったり、汎用性がなく、機種毎に大幅なハ
ードウェアの設計変更を行なう必要がある等の欠点があ
った。
【0004】
【発明が解決しようとする課題】上記従来の構成である
と、特に、蓄積交換機等のある符号化方式の端末からの
データを入力し、このデータを一旦メモリに蓄積してか
ら、異なる符号化方式の端末へ出力する場合等複雑な制
御を必要とする。
と、特に、蓄積交換機等のある符号化方式の端末からの
データを入力し、このデータを一旦メモリに蓄積してか
ら、異なる符号化方式の端末へ出力する場合等複雑な制
御を必要とする。
【0005】本発明は上記問題点を解決するもので、複
雑な制御をソフトウェアのみによって容易に実現でき、
高速な回線速度にも適応でき、ハード回路を小規模とす
ることができる符号変換装置を提供することを目的とす
る。
雑な制御をソフトウェアのみによって容易に実現でき、
高速な回線速度にも適応でき、ハード回路を小規模とす
ることができる符号変換装置を提供することを目的とす
る。
【0006】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は中央処理装置、ROM及びRAMを有し
てなるマイクロコンピュータ・システムと、画情報の入
出力間に一次元符号化処理(あるいは二次元符号化処理
)及び一次元復号化処理(あるいは二次元復号化処理)
を行なう帯域圧縮・伸長アダプタと、ラインメモリと接
続し、前記帯域圧縮・伸長アダプタと画情報の入出力を
行なうメモリ・インタフェース・アダプタとを有し、こ
れらの接続されたアダプタを1ブロックとし、2つのブ
ロックを第1のブロック及び第2のブロックとして接続
するとともに前記マイクロコンピュータ・システムと共
通のバスを介して接続し、前記マイクロコンピュータ・
システムからの情報により前記第1のブロックで一次元
復号化処理(あるいは二次元復号化処理)された画情報
を前記第2のブロックに入力し、前記第2のブロックで
二次元符号化処理(あるいは一次元符号化処理)を行な
うものである。
めに、本発明は中央処理装置、ROM及びRAMを有し
てなるマイクロコンピュータ・システムと、画情報の入
出力間に一次元符号化処理(あるいは二次元符号化処理
)及び一次元復号化処理(あるいは二次元復号化処理)
を行なう帯域圧縮・伸長アダプタと、ラインメモリと接
続し、前記帯域圧縮・伸長アダプタと画情報の入出力を
行なうメモリ・インタフェース・アダプタとを有し、こ
れらの接続されたアダプタを1ブロックとし、2つのブ
ロックを第1のブロック及び第2のブロックとして接続
するとともに前記マイクロコンピュータ・システムと共
通のバスを介して接続し、前記マイクロコンピュータ・
システムからの情報により前記第1のブロックで一次元
復号化処理(あるいは二次元復号化処理)された画情報
を前記第2のブロックに入力し、前記第2のブロックで
二次元符号化処理(あるいは一次元符号化処理)を行な
うものである。
【0007】
【作用】本発明は上述の構成により、マイクロコンピュ
ータ・システムの共通バスにそれぞれ接続された各アダ
プタから成るブロックを接続しているため、マイクロコ
ンピュータ・システムが各アダプタの動作モード及び動
作開始,終了を指示するコマンド情報を与えるのみで、
ファクシミリ画情報を直接処理することなく、符号変換
を行なうことができる。
ータ・システムの共通バスにそれぞれ接続された各アダ
プタから成るブロックを接続しているため、マイクロコ
ンピュータ・システムが各アダプタの動作モード及び動
作開始,終了を指示するコマンド情報を与えるのみで、
ファクシミリ画情報を直接処理することなく、符号変換
を行なうことができる。
【0008】
【実施例】1は汎用マイクロプロセッサからなる中央処
理装置(以下、CPUと略記する)、2はROM、3は
RAM、4は前記CPU1、ROM2およびRAM3等
からなるマイクロコンピュータ・システムの共通バスで
ある。
理装置(以下、CPUと略記する)、2はROM、3は
RAM、4は前記CPU1、ROM2およびRAM3等
からなるマイクロコンピュータ・システムの共通バスで
ある。
【0009】5は記録を行なうプロッタ、6は読取走査
を行なうスキャナ、7は最大64Kビットのラインメモ
リ、8はモデム、9は水晶発振器、16は共通バス4に
接続されたダイレクト・メモリ・アクセス・コントロー
ラである(以下、DMACと略記する)。
を行なうスキャナ、7は最大64Kビットのラインメモ
リ、8はモデム、9は水晶発振器、16は共通バス4に
接続されたダイレクト・メモリ・アクセス・コントロー
ラである(以下、DMACと略記する)。
【0010】10はシステム・インタフェース・アダプ
タ(以下、SIAと略記する)、11はメモリ・インタ
フェース・アダプタ(以下、MIAと略記する)、12
は帯域圧縮・伸長アダプタ(以下、BCEAと略記する
)、13は通信インタフェース・アダプタ(以下、CI
Aと略記する)であり、これらの4つのアダプタ10〜
13は、それぞれ大規模集積回路(以下、LSIと略記
する)からなり、前記マイクロコンピュータ・システム
のアドレス空間内にあるI/Oとして、共通バス4に接
続されている。
タ(以下、SIAと略記する)、11はメモリ・インタ
フェース・アダプタ(以下、MIAと略記する)、12
は帯域圧縮・伸長アダプタ(以下、BCEAと略記する
)、13は通信インタフェース・アダプタ(以下、CI
Aと略記する)であり、これらの4つのアダプタ10〜
13は、それぞれ大規模集積回路(以下、LSIと略記
する)からなり、前記マイクロコンピュータ・システム
のアドレス空間内にあるI/Oとして、共通バス4に接
続されている。
【0011】前記SIA10は、画情報制御部101、
タイマ102およびクロック発生部103等を単一の半
導体基板に一体的に集積形成してなるものであり、前記
画情報制御部101、タイマ102およびクロック発生
部103には、共通バス4に接続されるコマンド・レジ
スタおよびステータス・レジスタ(図示せず)が設けら
れている。
タイマ102およびクロック発生部103等を単一の半
導体基板に一体的に集積形成してなるものであり、前記
画情報制御部101、タイマ102およびクロック発生
部103には、共通バス4に接続されるコマンド・レジ
スタおよびステータス・レジスタ(図示せず)が設けら
れている。
【0012】そして、このSIA10は、スキャナ6お
よび前記MIA11からそれぞれ専用シリアル入力ポー
トを通して画情報をシリアルに入力可能、前記プロッタ
5および前記MIA11へそれぞれ専用シリアル入力ポ
ートを通して画情報をシリアルに出力可能、かつ前記画
情報の入出力間に、画幅変換、副走査密度変換、1ライ
ン読取時間および記録時間変換、並びに画像縮小等の処
理を実行するほか、記録サンプリング・クロックの速度
の設定等を行なうようになっている。
よび前記MIA11からそれぞれ専用シリアル入力ポー
トを通して画情報をシリアルに入力可能、前記プロッタ
5および前記MIA11へそれぞれ専用シリアル入力ポ
ートを通して画情報をシリアルに出力可能、かつ前記画
情報の入出力間に、画幅変換、副走査密度変換、1ライ
ン読取時間および記録時間変換、並びに画像縮小等の処
理を実行するほか、記録サンプリング・クロックの速度
の設定等を行なうようになっている。
【0013】また、このSIA10の動作の開始・終了
および動作モードは、CPU1により共通バス4を通し
て前記コマンド・レジスタに設定されるコマンド情報に
よって制御されるようになっている。
および動作モードは、CPU1により共通バス4を通し
て前記コマンド・レジスタに設定されるコマンド情報に
よって制御されるようになっている。
【0014】前記MIA11は、ラインメモリ制御部1
11、MIA共通バス制御部112およびキャラクタ制
御部113等を単一の半導体基板に一体的に集積形成し
てなるものであり、前記MIA共通バス制御部112お
よびキャラクタ制御部113には、共通バス4に接続さ
れるコマンド・レジスタおよびステータス・レジスタ(
図示せず)が設けられている。
11、MIA共通バス制御部112およびキャラクタ制
御部113等を単一の半導体基板に一体的に集積形成し
てなるものであり、前記MIA共通バス制御部112お
よびキャラクタ制御部113には、共通バス4に接続さ
れるコマンド・レジスタおよびステータス・レジスタ(
図示せず)が設けられている。
【0015】そして、このMIA11は、SIA10に
対し専用シリアル入出力ポートを通して画情報をシリア
ルに入出力可能、ラインメモリ7を4ビットパラレルに
直接アクセス可能、かつ共通バス4に対し画情報を8ビ
ットパラレルに入出力可能であり前記入出力の速度変換
を行なうことができるほか、入力した画情報に、キャラ
クタ制御部113から出力される文字情報を挿入可能と
なっている。
対し専用シリアル入出力ポートを通して画情報をシリア
ルに入出力可能、ラインメモリ7を4ビットパラレルに
直接アクセス可能、かつ共通バス4に対し画情報を8ビ
ットパラレルに入出力可能であり前記入出力の速度変換
を行なうことができるほか、入力した画情報に、キャラ
クタ制御部113から出力される文字情報を挿入可能と
なっている。
【0016】また、このMIA11の動作の開始・終了
および動作モードは、CPU1により共通バス4を通し
てこのMIA11の前記コマンド・レジスタに設定され
るコマンド情報に基づいて制御される。
および動作モードは、CPU1により共通バス4を通し
てこのMIA11の前記コマンド・レジスタに設定され
るコマンド情報に基づいて制御される。
【0017】前記BCEA12は、符号化・復号化部1
21およびBCEA共通バス制御部122等を単一の半
導体基板に一体的に集積形成してなり、前記共通バス制
御部122には、共通バス4に接続されるコマンド・レ
ジスタおよびステータス・レジスタ(図示せず)が設け
られている。
21およびBCEA共通バス制御部122等を単一の半
導体基板に一体的に集積形成してなり、前記共通バス制
御部122には、共通バス4に接続されるコマンド・レ
ジスタおよびステータス・レジスタ(図示せず)が設け
られている。
【0018】そして、このBCEA12は、MIA11
に対し専用シリアル入出力ポートを通して画情報をシリ
アルに双方向に入出力可能、かつ共通バス4に符号化情
報を8ビットパラレルに双方向に入出力可能であるとと
もに、前記画情報および符号化情報の入出力間に、符号
化・復号化部121により、CCITT勧告T.4によ
る一次元符号化、二次元符号化、一次元復号化および二
次元復号化処理を行なうようになっている。
に対し専用シリアル入出力ポートを通して画情報をシリ
アルに双方向に入出力可能、かつ共通バス4に符号化情
報を8ビットパラレルに双方向に入出力可能であるとと
もに、前記画情報および符号化情報の入出力間に、符号
化・復号化部121により、CCITT勧告T.4によ
る一次元符号化、二次元符号化、一次元復号化および二
次元復号化処理を行なうようになっている。
【0019】また、このBCEA12の動作の開始・終
了および動作モードは、CPU1により共通バス4を通
してこのBCEA12の前記コマンド・レジスタに設定
されるコマンド情報によって制御される。
了および動作モードは、CPU1により共通バス4を通
してこのBCEA12の前記コマンド・レジスタに設定
されるコマンド情報によって制御される。
【0020】前記CIA13は、モデム制御部131お
よびCIA共通バス制御部132等からなり、前記共通
バス制御部132には、共通バス4にそれぞれ接続され
るコマンド・レジスタおよびステータス・レジスタ(図
示せず)が設けられている。
よびCIA共通バス制御部132等からなり、前記共通
バス制御部132には、共通バス4にそれぞれ接続され
るコマンド・レジスタおよびステータス・レジスタ(図
示せず)が設けられている。
【0021】そして、このCIA13は、モデム8に対
しデータを専用シリアル入出力ポートを通してシリアル
に入出力可能、かつ共通バス4に対しデータをパラレル
に入出力可能であり、前記データの入出力間に、CCI
TT勧告T.30のファクシミリ伝送手順のフェイズB
(要求される装置の識別と選択のためのメッセージ前手
順)、フェイズC(メッセージ伝送)、フェイズD(メ
ッセージの終了と確認および複葉ドキメント手順を含む
メッセージ後手順)のデータ処理を行なうようになって
いる。
しデータを専用シリアル入出力ポートを通してシリアル
に入出力可能、かつ共通バス4に対しデータをパラレル
に入出力可能であり、前記データの入出力間に、CCI
TT勧告T.30のファクシミリ伝送手順のフェイズB
(要求される装置の識別と選択のためのメッセージ前手
順)、フェイズC(メッセージ伝送)、フェイズD(メ
ッセージの終了と確認および複葉ドキメント手順を含む
メッセージ後手順)のデータ処理を行なうようになって
いる。
【0022】また、このCIA13の動作モードは、C
PU1により共通バス4を通してこのCIA13の前記
コマンド・レジスタに書き込まれるコマンド情報によっ
て制御される。
PU1により共通バス4を通してこのCIA13の前記
コマンド・レジスタに書き込まれるコマンド情報によっ
て制御される。
【0023】なお、A〜Kは何れもデータの信号線を示
しており、Aはスキャナ6から画情報制御部101への
信号線、Bは画情報制御部101からプロッタ5への信
号線、Cは画情報制御部101からラインメモリ制御部
111への信号線、Dはラインメモリ制御部111から
画情報制御部101への信号線、Eはラインメモリ7と
ラインメモリ制御部111との間の信号線、Fは共通バ
ス4とMIA共通バス制御部112およびキャラクタ制
御部113との間の信号線、Gはラインメモリ制御部1
11と符号化・復号化部121との間の信号線、Hは共
通バス4とBCEA共通バス制御部122との間の信号
線、Iは共通バス4とCIA共通バス制御部132との
間の信号線、Kは共通バス4とRAM11との間の信号
線を示している。
しており、Aはスキャナ6から画情報制御部101への
信号線、Bは画情報制御部101からプロッタ5への信
号線、Cは画情報制御部101からラインメモリ制御部
111への信号線、Dはラインメモリ制御部111から
画情報制御部101への信号線、Eはラインメモリ7と
ラインメモリ制御部111との間の信号線、Fは共通バ
ス4とMIA共通バス制御部112およびキャラクタ制
御部113との間の信号線、Gはラインメモリ制御部1
11と符号化・復号化部121との間の信号線、Hは共
通バス4とBCEA共通バス制御部122との間の信号
線、Iは共通バス4とCIA共通バス制御部132との
間の信号線、Kは共通バス4とRAM11との間の信号
線を示している。
【0024】次に、ファクシミリ装置の基本動作である
原稿コピーモード時、原稿送信モード時および原稿受信
モード時を例として、本実施例の動作を説明する。
原稿コピーモード時、原稿送信モード時および原稿受信
モード時を例として、本実施例の動作を説明する。
【0025】
〔原稿コピー・モード時〕まず、CPU1により、SI
A10およびMIA11のコマンド・レジスタに動作モ
ードの初期設定が行なわれる。すなわち、SIA10の
コマンド・レジスタには、1ライン読取時間および記録
時間(0.125〜32msec)、記録速度(2.1
MHz〜16.4KHz)、主走査画幅(32〜819
2ビット)、縮小の有無およびコピー・モードを指示す
るコマンド情報が書き込まれる。また、MIA12のコ
マンド・レジスタには、画情報の入力ポートおよび出力
ポートをSIA10に指定するコマンド情報、並びに主
走査画幅(32〜8192ビット)および文字情報に関
する設定を指示するコマンド情報が書き込まれる。
A10およびMIA11のコマンド・レジスタに動作モ
ードの初期設定が行なわれる。すなわち、SIA10の
コマンド・レジスタには、1ライン読取時間および記録
時間(0.125〜32msec)、記録速度(2.1
MHz〜16.4KHz)、主走査画幅(32〜819
2ビット)、縮小の有無およびコピー・モードを指示す
るコマンド情報が書き込まれる。また、MIA12のコ
マンド・レジスタには、画情報の入力ポートおよび出力
ポートをSIA10に指定するコマンド情報、並びに主
走査画幅(32〜8192ビット)および文字情報に関
する設定を指示するコマンド情報が書き込まれる。
【0026】そして、動作の開始,終了は、SIA10
およびMIA11のコマンド・レジスタに設けられたペ
ージビットに、CPU1により、それぞれ“1”、“0
”が設定されることにより行なわれる。
およびMIA11のコマンド・レジスタに設けられたペ
ージビットに、CPU1により、それぞれ“1”、“0
”が設定されることにより行なわれる。
【0027】このコピー・モード時のデータの流れは次
のようになる。スキャナ6からの画情報は、SIA10
の画情報制御部101にハンドシェイクにより、シリア
ルに入力され、この入力された画情報が前記初期設定に
基づいて、そのまま、または同制御部101において画
幅変換および画像縮小処理を行なわれた後、同制御部1
01からMIA11のラインメモリ制御部111にハン
ドシェイクによりシリアルに出力される。
のようになる。スキャナ6からの画情報は、SIA10
の画情報制御部101にハンドシェイクにより、シリア
ルに入力され、この入力された画情報が前記初期設定に
基づいて、そのまま、または同制御部101において画
幅変換および画像縮小処理を行なわれた後、同制御部1
01からMIA11のラインメモリ制御部111にハン
ドシェイクによりシリアルに出力される。
【0028】前記ラインメモリ制御部111に入力され
た画情報は、前記初期設定により文字情報の挿入が指示
されていない場合には、文字情報との合成を行なわれる
ことなく、また前記初期設定により文字情報の挿入が指
示されている場合には、同ラインメモリ制御部111に
おいてキャラクタ制御部113から出力される文字情報
と合成されて、ラインメモリ7に書き込まれる。このよ
うにしてラインメモリ7に一時蓄えられた画情報は、次
に、再びラインメモリ制御部111に読み出され、SI
A10の画情報制御部101にハンドシェイクにより再
度入力され、同制御部101からプロッタ5にハンドシ
ェイクにより出力される。
た画情報は、前記初期設定により文字情報の挿入が指示
されていない場合には、文字情報との合成を行なわれる
ことなく、また前記初期設定により文字情報の挿入が指
示されている場合には、同ラインメモリ制御部111に
おいてキャラクタ制御部113から出力される文字情報
と合成されて、ラインメモリ7に書き込まれる。このよ
うにしてラインメモリ7に一時蓄えられた画情報は、次
に、再びラインメモリ制御部111に読み出され、SI
A10の画情報制御部101にハンドシェイクにより再
度入力され、同制御部101からプロッタ5にハンドシ
ェイクにより出力される。
【0029】なお、前記各ブロック間のハンドシェイク
は、それぞれのブロックを監視することにより行なわれ
る。
は、それぞれのブロックを監視することにより行なわれ
る。
【0030】以上の結果、このコピー・モード時のデー
タの流れは、A→C→E→E→D→Bとなる。
タの流れは、A→C→E→E→D→Bとなる。
【0031】ここにおいて、画情報がラインメモリ7に
一旦蓄えられることから、スキャナ6とプロッタ5の速
度が異なっていても、コピー動作が支障なく行なわれる
。
一旦蓄えられることから、スキャナ6とプロッタ5の速
度が異なっていても、コピー動作が支障なく行なわれる
。
【0032】また、スキャナ6からSIA10への画情
報の入力に際しては、原稿の副走査送りを行なうための
パルスがSIA10からスキャナ6に出力される。また
、同様にして、SIA10からプロッタ5への画情報の
出力に際しては、記録紙の副走査送りを行なうためのパ
ルスが、SIA10からプロッタ5へ出力される。そし
て、タイマ102は、前記各場合のパルス数を、副走査
送りの制御等のために計数する。なお、クロック発生部
103は、水晶発振器9の出力に基づいて、前記パルス
等の出力に必要なクロックを発生するものである。
報の入力に際しては、原稿の副走査送りを行なうための
パルスがSIA10からスキャナ6に出力される。また
、同様にして、SIA10からプロッタ5への画情報の
出力に際しては、記録紙の副走査送りを行なうためのパ
ルスが、SIA10からプロッタ5へ出力される。そし
て、タイマ102は、前記各場合のパルス数を、副走査
送りの制御等のために計数する。なお、クロック発生部
103は、水晶発振器9の出力に基づいて、前記パルス
等の出力に必要なクロックを発生するものである。
【0033】
〔原稿送信モード時および原稿受信モード時〕原稿の送
信および受信は、CCITT勧告T.3の文書伝送用グ
ループ2(以下、G2と略記する)に標準化されている
符号化を伴わない画情報伝送と、CCITT勧告T.4
の文書伝送用グループ3(以下、G3と略記する)に標
準化されている符号化情報伝送とのいずれかが選択され
て、次のように行なわれる。
信および受信は、CCITT勧告T.3の文書伝送用グ
ループ2(以下、G2と略記する)に標準化されている
符号化を伴わない画情報伝送と、CCITT勧告T.4
の文書伝送用グループ3(以下、G3と略記する)に標
準化されている符号化情報伝送とのいずれかが選択され
て、次のように行なわれる。
【0034】
(イ) G2送信時
まず、CPU1により、共通バス4を通してSIA10
、MIA11およびCIA13のコマンド・レジスタに
初期設定が行なわれる。
、MIA11およびCIA13のコマンド・レジスタに
初期設定が行なわれる。
【0035】すなわち、SIA10のコマンド・レジス
タには、1ライン読取時間、主走査画幅、主走査両端カ
ットの有無、画像縮小の有無、および送信モードを指示
するコマンド情報が設定され、MIA11のコマンド・
レジスタには、画情報の入力ポートをSIA10に、画
情報の出力ポートを共通バス4にそれぞれ指定するコマ
ンド情報、並びに主走査画幅および文字情報に関する設
定を行なうコマンド情報が書き込まれる。さらに、CI
A13のコマンド・レジスタには、G2送信モードを指
示するコマンド情報が書き込まれる。
タには、1ライン読取時間、主走査画幅、主走査両端カ
ットの有無、画像縮小の有無、および送信モードを指示
するコマンド情報が設定され、MIA11のコマンド・
レジスタには、画情報の入力ポートをSIA10に、画
情報の出力ポートを共通バス4にそれぞれ指定するコマ
ンド情報、並びに主走査画幅および文字情報に関する設
定を行なうコマンド情報が書き込まれる。さらに、CI
A13のコマンド・レジスタには、G2送信モードを指
示するコマンド情報が書き込まれる。
【0036】また、動作の開始・終了は、前記コピー・
モード時と同様に、SIA10およびMIA11のコマ
ンド・レジスタに設けられているページビットに、CP
U1により、それぞれ“1”,“0”が設定されること
により行なわれる。
モード時と同様に、SIA10およびMIA11のコマ
ンド・レジスタに設けられているページビットに、CP
U1により、それぞれ“1”,“0”が設定されること
により行なわれる。
【0037】このG2送信時には、データの流れは次の
ようになる。スキャナ6からの画情報は、前記コピー時
の場合と同様の経緯をたどって、ラインメモリ7に書き
込まれ、同メモリ7に一時蓄えられた後、再びラインメ
モリ制御部111に読み出され、MIA共通バス制御部
112でシリアル/パラレル変換される。そして、同共
通バス制御部112からバイト単位で共通バス4を通し
てCIA共通バス制御部132に転送される。
ようになる。スキャナ6からの画情報は、前記コピー時
の場合と同様の経緯をたどって、ラインメモリ7に書き
込まれ、同メモリ7に一時蓄えられた後、再びラインメ
モリ制御部111に読み出され、MIA共通バス制御部
112でシリアル/パラレル変換される。そして、同共
通バス制御部112からバイト単位で共通バス4を通し
てCIA共通バス制御部132に転送される。
【0038】ここにおいて、各共通バス制御部112,
122および132からのデータの転送および各共通バ
ス制御部112,122および132へのデータの転送
においては、CPU1を介して行なうプログラムモード
転送と、CPU1を介することなく、RAM3との間で
直接転送を行なうダイレクト・メモリ・アクセス(以下
、DMAと略記する)転送との両方が可能である(なお
、DMA転送の制御はDMAC16により行なわれる)
。このG2送信時においては、高速性が必要とされない
ので、上述のMIA共通バス制御部112からCIA共
通バス制御部132への画情報の転送は、前記プログラ
ムモード転送またはDMA転送の何れによってもよい(
なお、前記DMA転送の場合、画情報はF→K→K→I
の経路を辿ることになる)。そして、CIA共通バス制
御部132へ転送された画情報は、モデム制御部131
により、シリアルにモデム8に出力される。
122および132からのデータの転送および各共通バ
ス制御部112,122および132へのデータの転送
においては、CPU1を介して行なうプログラムモード
転送と、CPU1を介することなく、RAM3との間で
直接転送を行なうダイレクト・メモリ・アクセス(以下
、DMAと略記する)転送との両方が可能である(なお
、DMA転送の制御はDMAC16により行なわれる)
。このG2送信時においては、高速性が必要とされない
ので、上述のMIA共通バス制御部112からCIA共
通バス制御部132への画情報の転送は、前記プログラ
ムモード転送またはDMA転送の何れによってもよい(
なお、前記DMA転送の場合、画情報はF→K→K→I
の経路を辿ることになる)。そして、CIA共通バス制
御部132へ転送された画情報は、モデム制御部131
により、シリアルにモデム8に出力される。
【0039】すなわち、この場合のデータの流れは、A
→C→E→E→F→(K→K→)I→Jのようになる。
→C→E→E→F→(K→K→)I→Jのようになる。
【0040】
(ロ) G3送信時
まず、CPU1により、SIA10、MIA11、BC
EA12およびCIA13のコマンド・レジスタに初期
設定が行なわれる。
EA12およびCIA13のコマンド・レジスタに初期
設定が行なわれる。
【0041】すなわち、SIA10のコマンド・レジス
タには、前記G2送信時と同一のコマンド情報が書き込
まれる。MIA11のコマンド・レジスタにも画情報の
出力ポートをBCEA12に指定する以外は、前記G2
送信時と同じコマンド情報が書き込まれる。BCEA1
2のコマンド・レジスタには、一次元符号化または二次
元符号化の選択と、それに必要な設定を行なうコマンド
情報が書き込まれる。さらに、CIA13のコマンド・
レジスタには、G3送信モードを指示するコマンド情報
が書き込まれる。
タには、前記G2送信時と同一のコマンド情報が書き込
まれる。MIA11のコマンド・レジスタにも画情報の
出力ポートをBCEA12に指定する以外は、前記G2
送信時と同じコマンド情報が書き込まれる。BCEA1
2のコマンド・レジスタには、一次元符号化または二次
元符号化の選択と、それに必要な設定を行なうコマンド
情報が書き込まれる。さらに、CIA13のコマンド・
レジスタには、G3送信モードを指示するコマンド情報
が書き込まれる。
【0042】また、動作開始,終了は、SIA10,M
IA11およびBCEA12のコマンド・レジスタに設
けられているページビットに、CPU1により、“1”
,“0”がそれぞれ設定されることにより行なわれる。
IA11およびBCEA12のコマンド・レジスタに設
けられているページビットに、CPU1により、“1”
,“0”がそれぞれ設定されることにより行なわれる。
【0043】このG3送信時には、データの流れは次の
ようになる。スキャナ6からの画情報は、前記コピー時
およびG2送信時と同一の経緯を経てラインメモリ7に
書き込まれる。このラインメモリ7に一時蓄えられた画
情報は、再びラインメモリ制御部111に読み出され、
BCEA12の符号化・復号化部121に入力され、同
部121で符号化されて符号化情報に変換される。
ようになる。スキャナ6からの画情報は、前記コピー時
およびG2送信時と同一の経緯を経てラインメモリ7に
書き込まれる。このラインメモリ7に一時蓄えられた画
情報は、再びラインメモリ制御部111に読み出され、
BCEA12の符号化・復号化部121に入力され、同
部121で符号化されて符号化情報に変換される。
【0044】前記符号化情報は、BCEA共通バス制御
部122によりシリアル/パラレル変換され、DMA転
送によりRAM3を経由してCIA13へ転送され、さ
らに同CIA13からモデム8へ出力される。
部122によりシリアル/パラレル変換され、DMA転
送によりRAM3を経由してCIA13へ転送され、さ
らに同CIA13からモデム8へ出力される。
【0045】すなわち、この場合のデータの流れは、A
→C→E→E→G→H→K→K→I→Jのようになる。
→C→E→E→G→H→K→K→I→Jのようになる。
【0046】
(ハ) G2受信時
まず、CPU1により、SIA10,MIA11および
CIA13のコマンド・レジスタに初期設定が行なわれ
る。
CIA13のコマンド・レジスタに初期設定が行なわれ
る。
【0047】すなわち、SIA10のコマンド・レジス
タには、1ライン記録時間,主走査画幅,主走査白信号
付加(各ラインの両側に白信号を付加する処理)の有無
、記録サンプリング・クロックの速度および受信モード
を指示するコマンド情報が書き込まれる。また、MIA
11のコマンド・レジスタには、出力ポートをSIA1
0に指定するコマンド情報、並びに主走査画幅および文
字情報に関する指示を行なうコマンド情報が書き込まれ
る。さらに、CIA13のコマンド・レジスタには、G
2受信モードを指示するコマンド情報が書き込まれる。
タには、1ライン記録時間,主走査画幅,主走査白信号
付加(各ラインの両側に白信号を付加する処理)の有無
、記録サンプリング・クロックの速度および受信モード
を指示するコマンド情報が書き込まれる。また、MIA
11のコマンド・レジスタには、出力ポートをSIA1
0に指定するコマンド情報、並びに主走査画幅および文
字情報に関する指示を行なうコマンド情報が書き込まれ
る。さらに、CIA13のコマンド・レジスタには、G
2受信モードを指示するコマンド情報が書き込まれる。
【0048】また、動作の開始,終了は、SIA10お
よびMIA11のコマンド・レジスタのページビットに
、CPU1により、“1”または“0”がそれぞれ設定
されることにより行なわれる。
よびMIA11のコマンド・レジスタのページビットに
、CPU1により、“1”または“0”がそれぞれ設定
されることにより行なわれる。
【0049】このG2受信時には、データの流れは次の
ようになる。 モデム8からのデータは、CIA13のモデム制御部1
31にシリアル入力され、CIA共通バス制御部132
によりシリアル/パラレル変換され、同制御部132か
らプログラムモード転送またはDMA転送により、MI
A11の共通バス制御部112にバイト単位で転送され
る。このようにしてMIA共通バス制御部112に転送
されてきたデータは、同部112によりパラレル/シリ
アル変換された上、ラインメモリ制御部111により、
そのまま、またはキャラクタ制御部113から出力され
る文字情報と合成されて、ラインメモリ7に書き込まれ
る。
ようになる。 モデム8からのデータは、CIA13のモデム制御部1
31にシリアル入力され、CIA共通バス制御部132
によりシリアル/パラレル変換され、同制御部132か
らプログラムモード転送またはDMA転送により、MI
A11の共通バス制御部112にバイト単位で転送され
る。このようにしてMIA共通バス制御部112に転送
されてきたデータは、同部112によりパラレル/シリ
アル変換された上、ラインメモリ制御部111により、
そのまま、またはキャラクタ制御部113から出力され
る文字情報と合成されて、ラインメモリ7に書き込まれ
る。
【0050】このラインメモリ7に一時蓄えられた画情
報は、再びラインメモリ制御部111に読み出され、S
IA10の画情報制御部101にハンドシェイクにより
シリアルに入力され、さらに同画情報制御部101から
プロッタ5にハンドシェイクにより出力される。
報は、再びラインメモリ制御部111に読み出され、S
IA10の画情報制御部101にハンドシェイクにより
シリアルに入力され、さらに同画情報制御部101から
プロッタ5にハンドシェイクにより出力される。
【0051】すなわち、この場合のデータの流れは、J
→I→F→E→E→(K→K→)D→Bとなる。
→I→F→E→E→(K→K→)D→Bとなる。
【0052】
(ニ) G3受信時
まず、SIA10,MIA11,BCEA12およびC
IA13のコマンド・レジスタに初期設定が行なわれる
。
IA13のコマンド・レジスタに初期設定が行なわれる
。
【0053】すなわち、SIA10のコマンド・レジス
タには、G2受信時と同一のコマンド情報が書き込まれ
、MIA11のコマンド・レジスタにも、画情報の入力
ポートをBCEA12にするほかは、G2受信時と同一
のコマンド情報が設定される。また、BCEA12のコ
マンド・レジスタには、一次元復号化または二次元符号
化の選択およびその選択に必要な設定を指示するコマン
ド情報、CIA13のコマンド・レジスタには、G3受
信モードを指示するコマンド情報が書き込まれる。
タには、G2受信時と同一のコマンド情報が書き込まれ
、MIA11のコマンド・レジスタにも、画情報の入力
ポートをBCEA12にするほかは、G2受信時と同一
のコマンド情報が設定される。また、BCEA12のコ
マンド・レジスタには、一次元復号化または二次元符号
化の選択およびその選択に必要な設定を指示するコマン
ド情報、CIA13のコマンド・レジスタには、G3受
信モードを指示するコマンド情報が書き込まれる。
【0054】また、動作の開始,終了は、SIA10,
MIA11およびBCEA12のコマンド・レジスタの
ページビットに、CPU1により、“1”または“0”
がそれぞれ設定されることにより行なわれる。
MIA11およびBCEA12のコマンド・レジスタの
ページビットに、CPU1により、“1”または“0”
がそれぞれ設定されることにより行なわれる。
【0055】このG3受信時のデータの流れは次のよう
になる。モデム8からの符号化情報は、CIA13のモ
デム制御部131にシリアルに入力され、続いてCIA
共通バス制御部132によりシリアル/パラレル変換さ
れ、さらにプログラムモード転送またはDMA転送によ
りBCEA12の共通バス制御部122にバイト単位で
転送される。
になる。モデム8からの符号化情報は、CIA13のモ
デム制御部131にシリアルに入力され、続いてCIA
共通バス制御部132によりシリアル/パラレル変換さ
れ、さらにプログラムモード転送またはDMA転送によ
りBCEA12の共通バス制御部122にバイト単位で
転送される。
【0056】前記BCEA共通バス制御部122に転送
された符号化情報は、符号化・復号化部121により、
復号化され、さらにこの復号化された画情報は、MIA
11のラインメモリ制御部111にシリアルに出力され
る。こうしてラインメモリ制御部111に入力された画
情報は、必要な場合にはキャラクタ制御部113から出
力される文字情報と合成され、また必要ない場合には前
記文字情報との合成を行なわれることなく、同ラインメ
モリ制御部111から前記G2受信時と同一の経緯をた
どってプロッタ5に出力される。
された符号化情報は、符号化・復号化部121により、
復号化され、さらにこの復号化された画情報は、MIA
11のラインメモリ制御部111にシリアルに出力され
る。こうしてラインメモリ制御部111に入力された画
情報は、必要な場合にはキャラクタ制御部113から出
力される文字情報と合成され、また必要ない場合には前
記文字情報との合成を行なわれることなく、同ラインメ
モリ制御部111から前記G2受信時と同一の経緯をた
どってプロッタ5に出力される。
【0057】すなわち、この場合のデータの流れはJ→
I→(K→K→)H→G→E→E→D→Bとなる。
I→(K→K→)H→G→E→E→D→Bとなる。
【0058】なお、前記コピー時、送信時、受信時にお
いてSIA10、MIA11、BCEA12およびCI
A13の内部ステータスは、各アダプタ10〜13に設
けられている前記ステータス・レジスタにそれぞれ保持
される。そして、CPU1はそれらのステータス・レジ
スタを監視しながら、各アダプタ10〜13の制御を行
なう。
いてSIA10、MIA11、BCEA12およびCI
A13の内部ステータスは、各アダプタ10〜13に設
けられている前記ステータス・レジスタにそれぞれ保持
される。そして、CPU1はそれらのステータス・レジ
スタを監視しながら、各アダプタ10〜13の制御を行
なう。
【0059】図2は、本発明のファクシミリ装置を符号
変換機として用いた実施例のブロック図を示す。
変換機として用いた実施例のブロック図を示す。
【0060】蓄積交換機等の、ある符号化方式の端末か
らのデータを入力し、このデータを一旦メモリに蓄積し
てから、異なる符号化方式の端末へ出力する場合には、
符号変換を行なう必要がある。この図2の実施例は、一
次元符号化方式で入力したデータを二次元符号化方式に
変換して出力する場合の例である。
らのデータを入力し、このデータを一旦メモリに蓄積し
てから、異なる符号化方式の端末へ出力する場合には、
符号変換を行なう必要がある。この図2の実施例は、一
次元符号化方式で入力したデータを二次元符号化方式に
変換して出力する場合の例である。
【0061】同図において(I),(II)は、それぞ
れ前記図1におけるSIA10,MIA11,BCEA
12,CIA13およびラインメモリ7からなるブロッ
クと同一構成のブロックである。
れ前記図1におけるSIA10,MIA11,BCEA
12,CIA13およびラインメモリ7からなるブロッ
クと同一構成のブロックである。
【0062】そして、これらのブロック(I),(II
)のSIA10,MIA11,BCEA12およびCI
A13は、汎用マイクロプロセッサからなるCPU1,
ROM2およびRAM3等により構成されるマイクロコ
ンピュータ・システムのアドレス空間内にあるI/Oと
して、前記マイクロコンピュータ・システムの共通バス
4に接続されている。
)のSIA10,MIA11,BCEA12およびCI
A13は、汎用マイクロプロセッサからなるCPU1,
ROM2およびRAM3等により構成されるマイクロコ
ンピュータ・システムのアドレス空間内にあるI/Oと
して、前記マイクロコンピュータ・システムの共通バス
4に接続されている。
【0063】8aはモデムであり、ブロック(I)にお
けるCIA13に、前記図1におけるモデム8の場合と
同様に接続されている。6はスキャナであり、ブロック
(I)におけるSIA10に、前記図1の場合と同様に
接続されている。5はプロッタ、8bはモデムであり、
それぞれブロック(II)におけるSIA10,CIA
13に前記図1の場合と同様に接続されている。
けるCIA13に、前記図1におけるモデム8の場合と
同様に接続されている。6はスキャナであり、ブロック
(I)におけるSIA10に、前記図1の場合と同様に
接続されている。5はプロッタ、8bはモデムであり、
それぞれブロック(II)におけるSIA10,CIA
13に前記図1の場合と同様に接続されている。
【0064】14はフロッピ・ディスク制御装置(以下
、FDCと略記する)、15は汎用バス・インターフェ
ース(以下、GPIBと略記する)であり、この両者は
それぞれ共通バス4に接続されている。
、FDCと略記する)、15は汎用バス・インターフェ
ース(以下、GPIBと略記する)であり、この両者は
それぞれ共通バス4に接続されている。
【0065】なお、以下、ブロック(I)に属する回路
および信号線の符号には(I)を、ブロック(II)に
属する回路および信号線の符号には(II)をそれぞれ
付するものである。
および信号線の符号には(I)を、ブロック(II)に
属する回路および信号線の符号には(II)をそれぞれ
付するものである。
【0066】本実施例においては、初期設定として、ブ
ロック(I)をG3受信かつ一次元復号モードに、また
ブロック(II)をG3送信かつ二次元符号化モードに
設定する。ただし、SIA10(I)の画情報のシリア
ル出力ポートは、SIA10(II)に指定するものと
する。ここで、LはSIA10(I)からSIA10(
II)への信号線を示す。
ロック(I)をG3受信かつ一次元復号モードに、また
ブロック(II)をG3送信かつ二次元符号化モードに
設定する。ただし、SIA10(I)の画情報のシリア
ル出力ポートは、SIA10(II)に指定するものと
する。ここで、LはSIA10(I)からSIA10(
II)への信号線を示す。
【0067】本実施例におけるデータの流れは、次のよ
うになる。モデム8aからの一次元符号化情報は、CI
A13(I)および共通バス4を経てRAM3に一旦蓄
積される。次に、前記一次元符号化情報は、RAM3か
ら読み出され、BCEA12(I)に転送され、このB
CEA12(I)により復号化される。この復号化によ
って得られた画情報は、MIA11(I)、RAM7(
I)およびSIA10(I)を経て、SIA10(II
)に入力される。
うになる。モデム8aからの一次元符号化情報は、CI
A13(I)および共通バス4を経てRAM3に一旦蓄
積される。次に、前記一次元符号化情報は、RAM3か
ら読み出され、BCEA12(I)に転送され、このB
CEA12(I)により復号化される。この復号化によ
って得られた画情報は、MIA11(I)、RAM7(
I)およびSIA10(I)を経て、SIA10(II
)に入力される。
【0068】そして、前記画情報は、次に、MIA11
(II)およびRAM7(II)を経てBCEA12(
II)に入力され、ここで二次元符号化された後、共通
バス4を経て一旦RAM3に蓄積され、しかる後にCI
A13(II)に入力され、このCIA13(II)か
らモデム8bに出力される。
(II)およびRAM7(II)を経てBCEA12(
II)に入力され、ここで二次元符号化された後、共通
バス4を経て一旦RAM3に蓄積され、しかる後にCI
A13(II)に入力され、このCIA13(II)か
らモデム8bに出力される。
【0069】なお、上述のデータ転送において、高速転
送を要する場合には、DMAC16を共通バス4に接続
することにより、DMA転送によるデータ転送を行なう
ことができる。
送を要する場合には、DMAC16を共通バス4に接続
することにより、DMA転送によるデータ転送を行なう
ことができる。
【0070】また、共通バス4に出力されたデータを、
FDC14によりフロッピディスクに蓄積したり、GP
IB15により外部GPIBを通して他のシステムに蓄
積してもよい。
FDC14によりフロッピディスクに蓄積したり、GP
IB15により外部GPIBを通して他のシステムに蓄
積してもよい。
【0071】本実施例におけるデータの流れは、J(I
)→I(I)→K(またはM,N)→K(またはM,N
)→H(I)→G(I)→E(I)→E(I)→D(I
)→L→C(II)→E(II)→E(II)→G(I
I)→H(II)→K(またはM,N)→K(またはM
,N)→I(II)→J(II)のようになる。
)→I(I)→K(またはM,N)→K(またはM,N
)→H(I)→G(I)→E(I)→E(I)→D(I
)→L→C(II)→E(II)→E(II)→G(I
I)→H(II)→K(またはM,N)→K(またはM
,N)→I(II)→J(II)のようになる。
【0072】
【発明の効果】以上のように本発明は、マイクロコンピ
ュータ・システムの共通バスに、それぞれLSIからな
る4つのアダプタ、SIA、MIA、BCEAおよびC
IAを接続し、前記マイクロコンピュータ・システムの
CPUは、前記各アダプタに設けられたコマンド・レジ
スタに、各アダプタの動作モードおよび動作開始,終了
を指示するコマンド情報を与えるのみで、ファクシミリ
画情報を直接処理することなく、符号変換を行なうこと
ができる。その結果、ソフトウェアのみで容易に実現で
き、しかも小規模なハード回路で符号変換を実現するこ
とができる。
ュータ・システムの共通バスに、それぞれLSIからな
る4つのアダプタ、SIA、MIA、BCEAおよびC
IAを接続し、前記マイクロコンピュータ・システムの
CPUは、前記各アダプタに設けられたコマンド・レジ
スタに、各アダプタの動作モードおよび動作開始,終了
を指示するコマンド情報を与えるのみで、ファクシミリ
画情報を直接処理することなく、符号変換を行なうこと
ができる。その結果、ソフトウェアのみで容易に実現で
き、しかも小規模なハード回路で符号変換を実現するこ
とができる。
【図1】本発明に使用されるアダプタのブロック図
【図
2】本発明の一実施例による符号変換装置のブロック図
2】本発明の一実施例による符号変換装置のブロック図
1 CPU
2 ROM
3 RAM
4 共通バス
7 ラインメモリ
10 SIA
11 MIA
12 BCEA
13 CIA
Claims (1)
- 【請求項1】中央処理装置、ROM及びRAMを有して
なるマイクロコンピュータ・システムと、画情報の入出
力間に一次元符号化処理(あるいは二次元符号化処理)
及び一次元復号化処理(あるいは二次元復号化処理)を
行なう帯域圧縮・伸長アダプタと、ラインメモリと接続
し、前記帯域圧縮・伸長アダプタと画情報の入出力を行
なうメモリ・インタフェース・アダプタとを有し、これ
らの接続されたアダプタを1ブロックとし、2つのブロ
ックを第1のブロック及び第2のブロックとして接続す
るとともに前記マイクロコンピュータ・システムと共通
のバスを介して接続し、前記マイクロコンピュータ・シ
ステムからの情報により前記第1のブロックで一次元復
号化処理(あるいは二次元復号化処理)された画情報を
前記第2のブロックに入力し、前記第2のブロックで二
次元符号化処理(あるいは一次元符号化処理)を行なう
ことを特徴とする符号変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3030045A JPH06103929B2 (ja) | 1991-02-25 | 1991-02-25 | 符号変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3030045A JPH06103929B2 (ja) | 1991-02-25 | 1991-02-25 | 符号変換装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57145785A Division JPS5934758A (ja) | 1982-08-23 | 1982-08-23 | フアクシミリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04211576A true JPH04211576A (ja) | 1992-08-03 |
JPH06103929B2 JPH06103929B2 (ja) | 1994-12-14 |
Family
ID=12292853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3030045A Expired - Lifetime JPH06103929B2 (ja) | 1991-02-25 | 1991-02-25 | 符号変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103929B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8999437B2 (en) | 2011-04-14 | 2015-04-07 | Ihi Corporation | Powder-rolling device and powder-rolling method |
-
1991
- 1991-02-25 JP JP3030045A patent/JPH06103929B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8999437B2 (en) | 2011-04-14 | 2015-04-07 | Ihi Corporation | Powder-rolling device and powder-rolling method |
Also Published As
Publication number | Publication date |
---|---|
JPH06103929B2 (ja) | 1994-12-14 |
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