JPH0779404B2 - 高密度熱記録ヘッドのためのデータ伝達装置 - Google Patents
高密度熱記録ヘッドのためのデータ伝達装置Info
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- JPH0779404B2 JPH0779404B2 JP4216889A JP21688992A JPH0779404B2 JP H0779404 B2 JPH0779404 B2 JP H0779404B2 JP 4216889 A JP4216889 A JP 4216889A JP 21688992 A JP21688992 A JP 21688992A JP H0779404 B2 JPH0779404 B2 JP H0779404B2
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- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
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- B41J2/355—Control circuits for heating-element selection
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Description
【０００１】
【産業上の利用分野】本発明はファクシミリ等の高密度
熱記録ヘッド（ＴＰＨ）のためのデータ伝達装置に関
し、特にプリント速度を高めるために画像データを入力
する多数の入力線を具備した高密度熱記録ヘッドにデー
タを伝達する装置に関する。
熱記録ヘッド（ＴＰＨ）のためのデータ伝達装置に関
し、特にプリント速度を高めるために画像データを入力
する多数の入力線を具備した高密度熱記録ヘッドにデー
タを伝達する装置に関する。
【０００２】
【従来の技術】従来の熱記録ヘッド（ＴＰＨ）を用いる
機器のデータ伝送は一つの画像メモリから画像データを
順次に伝送したため、画像を出力するに所要される時間
が多くかかる問題点があった。更に、従来熱記録ヘッド
（ＴＰＨ）の解像度が低く、グループ３ファクシミリ等
の通信装置伝送速度が遅かったため、このような方式の
画像データ伝送が大して問題視されなかった。
機器のデータ伝送は一つの画像メモリから画像データを
順次に伝送したため、画像を出力するに所要される時間
が多くかかる問題点があった。更に、従来熱記録ヘッド
（ＴＰＨ）の解像度が低く、グループ３ファクシミリ等
の通信装置伝送速度が遅かったため、このような方式の
画像データ伝送が大して問題視されなかった。
【０００３】しかし、ディジタル回線を用いる最近のグ
ループ４ファクシミリにおいては、ＴＰＨの解像度が高
密度であり、通信装置間のデータ伝送速度が非常に早
い。従って、プリント速度を高めるための方便として多
数のデータ入力線を有する高密度ＴＰＨを採用して画像
メモリからのデータ伝送時間を減らす方法が提案されて
いる。
ループ４ファクシミリにおいては、ＴＰＨの解像度が高
密度であり、通信装置間のデータ伝送速度が非常に早
い。従って、プリント速度を高めるための方便として多
数のデータ入力線を有する高密度ＴＰＨを採用して画像
メモリからのデータ伝送時間を減らす方法が提案されて
いる。
【０００４】
【発明が解決しようとする課題】ところで、一つの画像
メモリから多数のデータ入力線を通じて順次にデータを
伝送する場合は、高密度の画像出力は実現可能であるか
もしれないが、一つの画像メモリから出力されるデータ
の伝送時間が依然と長いので、画像を出力するに多くの
時間が所要されることにより、実時間処理が難しい問題
点があった。
メモリから多数のデータ入力線を通じて順次にデータを
伝送する場合は、高密度の画像出力は実現可能であるか
もしれないが、一つの画像メモリから出力されるデータ
の伝送時間が依然と長いので、画像を出力するに多くの
時間が所要されることにより、実時間処理が難しい問題
点があった。
【０００５】本発明は上記の問題点を解決するためのも
のであって、多数の画像メモリを採用し、連続的なアド
レスの画像データを所定の大きさに分割して、上記各画
像メモリの同じアドレスに分離蓄積し、選択されたアド
レスの各画像データを上記多数のデータ入力線を具備し
たＴＰＨへ同時に伝送することにより、画像の出力時間
を短縮させる高密度ＴＰＨのためのデータ伝達装置を提
供するにその目的がある。
のであって、多数の画像メモリを採用し、連続的なアド
レスの画像データを所定の大きさに分割して、上記各画
像メモリの同じアドレスに分離蓄積し、選択されたアド
レスの各画像データを上記多数のデータ入力線を具備し
たＴＰＨへ同時に伝送することにより、画像の出力時間
を短縮させる高密度ＴＰＨのためのデータ伝達装置を提
供するにその目的がある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は多数のデータ入力線を有する高密度ＴＰＨ
のためのデータ伝達装置において、外部ＣＰＵの命令を
受けて出力しようとする画像データを復号化してこれを
画像メモリに伝送し、必要な信号を発生する画像接続手
段と；上記画像接続手段に連結されており、データ伝送
のためのアドレスをラッチし、連続された入力アドレス
を採用される多数の画像メモリに合うよう変換して、各
ラインの連続された画像データが多数画像メモリの同一
アドレスに等分されて蓄積されるようにするラッチ手段
と；上記画像接続手段及びラッチ手段に連結されて、変
換されたアドレスを入力を受けてメモリ選択信号を発す
るメモリ選択手段と；上記メモリ選択手段及びラッチ手
段に連結されており、少くとも１ライン以上の出力しよ
うとする画像データが各ラインに対し等分して蓄積され
るよう多数のメモリで構成される画像メモリ手段と；上
記画像接続手段及び画像メモリ手段に連結されており、
画像データ蓄積時には画像接続手段のデータバスを画像
メモリ手段に連結させて、ＤＭＡで画像データを出力す
る時には上記画像接続手段のデータバスと画像メモリ手
段のデータ伝送バスを分離するバッファ手段と；上記画
像接続手段に連結されており、上記画像メモリ手段に蓄
積されている画像データをＤＭＡで高密度ＴＰＨへ伝送
するために必要なクロック及び制御信号を発し、ＤＭＡ
動作を監視するＤＭＡ制御手段と；上記画像接続手段、
画像メモリ手段及びＤＭＡ制御手段に連結されており、
上記ＤＭＡ制御手段から入力されるクロックを利用して
ＤＭＡしようとする画像メモリ手段のアドレスを発生す
るアドレス発生手段と；上記ＤＭＡ制御手段及びアドレ
ス発生手段に連結されており、ＤＭＡで伝送されるデー
タ量を監視するために、現在発生されるアドレスと既に
設定されたアドレス基準値を比較するアドレス比較手段
と；及び上記画像接続手段、画像メモリ手段及びＤＭＡ
制御手段に連結されて、上記画像メモリ手段から出力さ
れる並列データを直列に変換して多数のＴＰＨデータ入
力線へ出力するＰ／Ｓ変換手段と；を具備しているデー
タ伝達装置を提供する。
に、本発明は多数のデータ入力線を有する高密度ＴＰＨ
のためのデータ伝達装置において、外部ＣＰＵの命令を
受けて出力しようとする画像データを復号化してこれを
画像メモリに伝送し、必要な信号を発生する画像接続手
段と；上記画像接続手段に連結されており、データ伝送
のためのアドレスをラッチし、連続された入力アドレス
を採用される多数の画像メモリに合うよう変換して、各
ラインの連続された画像データが多数画像メモリの同一
アドレスに等分されて蓄積されるようにするラッチ手段
と；上記画像接続手段及びラッチ手段に連結されて、変
換されたアドレスを入力を受けてメモリ選択信号を発す
るメモリ選択手段と；上記メモリ選択手段及びラッチ手
段に連結されており、少くとも１ライン以上の出力しよ
うとする画像データが各ラインに対し等分して蓄積され
るよう多数のメモリで構成される画像メモリ手段と；上
記画像接続手段及び画像メモリ手段に連結されており、
画像データ蓄積時には画像接続手段のデータバスを画像
メモリ手段に連結させて、ＤＭＡで画像データを出力す
る時には上記画像接続手段のデータバスと画像メモリ手
段のデータ伝送バスを分離するバッファ手段と；上記画
像接続手段に連結されており、上記画像メモリ手段に蓄
積されている画像データをＤＭＡで高密度ＴＰＨへ伝送
するために必要なクロック及び制御信号を発し、ＤＭＡ
動作を監視するＤＭＡ制御手段と；上記画像接続手段、
画像メモリ手段及びＤＭＡ制御手段に連結されており、
上記ＤＭＡ制御手段から入力されるクロックを利用して
ＤＭＡしようとする画像メモリ手段のアドレスを発生す
るアドレス発生手段と；上記ＤＭＡ制御手段及びアドレ
ス発生手段に連結されており、ＤＭＡで伝送されるデー
タ量を監視するために、現在発生されるアドレスと既に
設定されたアドレス基準値を比較するアドレス比較手段
と；及び上記画像接続手段、画像メモリ手段及びＤＭＡ
制御手段に連結されて、上記画像メモリ手段から出力さ
れる並列データを直列に変換して多数のＴＰＨデータ入
力線へ出力するＰ／Ｓ変換手段と；を具備しているデー
タ伝達装置を提供する。
【０００７】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。図１は本発明の高密度熱記録ヘッドの
ためのデータ伝達装置を概略的に示す一実施例構成ブロ
ック図であって、四つの画像メモリを採用した場合の構
成を示すものである。図面において１は画像接続部、２
はラッチ部、３はメモリ選択部、４はメモリ部、５はバ
ッファ部、６は並列／直列変換部（以下、簡単に“Ｐ／
Ｓ変換部”という）、７はＤＭＡ（ダイレクトメモリア
クセス）制御部、８はアドレス発生部、９はアドレス比
較部、１０，１１，１２，１３は画像メモリ、１４，１
５，１６，１７はバッファ、１８，１９，２０，２１は
並列／直列変換回路（以下、簡単に“Ｐ／Ｓ変換回路”
という）を夫々示すものである。
詳細に説明する。図１は本発明の高密度熱記録ヘッドの
ためのデータ伝達装置を概略的に示す一実施例構成ブロ
ック図であって、四つの画像メモリを採用した場合の構
成を示すものである。図面において１は画像接続部、２
はラッチ部、３はメモリ選択部、４はメモリ部、５はバ
ッファ部、６は並列／直列変換部（以下、簡単に“Ｐ／
Ｓ変換部”という）、７はＤＭＡ（ダイレクトメモリア
クセス）制御部、８はアドレス発生部、９はアドレス比
較部、１０，１１，１２，１３は画像メモリ、１４，１
５，１６，１７はバッファ、１８，１９，２０，２１は
並列／直列変換回路（以下、簡単に“Ｐ／Ｓ変換回路”
という）を夫々示すものである。
【０００８】本発明のデータ伝達装置は図１に示す通
り、画像接続部１、ラッチ部２、メモリ選択部３、画像
メモリ部４、バッファ部５、Ｐ／Ｓ変換部６、ＤＭＡ制
御部７、アドレス発生部８及びアドレス比較部９を具備
しており、上記各要素等が有機的に連結されて動作する
のである。これを具体的に説明すると次の通りである。
上記画像接続部１はラッチ部２、バッファ部５、Ｐ／Ｓ
変換部６、ＤＭＡ制御部７、アドレス発生部８及びアド
レス比較部９に連結されており、外部ＣＰＵ（図示せ
ず）の命令を受けて外部から入力される符号化された画
像データを復号化して出力し、上記の符号化された画像
データを伝送するためのアドレスを発生させる。更に、
ＤＭＡ開始を知らせるＤＭＡ開始信号ＤＭＡ−ＳＴＡＲ
Ｔと、１頁毎にアドレス発生部８をクリアする頁終り信
号ＰＡＧＥ−ＥＮＤと、アドレス発生部８で必要とする
信号、即ち、画像メモリの多数ラインを順次に選択する
信号ＤＭＡＡ７を発生させる機能を遂行する。
り、画像接続部１、ラッチ部２、メモリ選択部３、画像
メモリ部４、バッファ部５、Ｐ／Ｓ変換部６、ＤＭＡ制
御部７、アドレス発生部８及びアドレス比較部９を具備
しており、上記各要素等が有機的に連結されて動作する
のである。これを具体的に説明すると次の通りである。
上記画像接続部１はラッチ部２、バッファ部５、Ｐ／Ｓ
変換部６、ＤＭＡ制御部７、アドレス発生部８及びアド
レス比較部９に連結されており、外部ＣＰＵ（図示せ
ず）の命令を受けて外部から入力される符号化された画
像データを復号化して出力し、上記の符号化された画像
データを伝送するためのアドレスを発生させる。更に、
ＤＭＡ開始を知らせるＤＭＡ開始信号ＤＭＡ−ＳＴＡＲ
Ｔと、１頁毎にアドレス発生部８をクリアする頁終り信
号ＰＡＧＥ−ＥＮＤと、アドレス発生部８で必要とする
信号、即ち、画像メモリの多数ラインを順次に選択する
信号ＤＭＡＡ７を発生させる機能を遂行する。
【０００９】上記ラッチ部２は画像接続部１、メモリ選
択部３及び画像メモリ部４に連結されており、上記画像
接続部１から出力されるマルチプレクシングされたアド
レス及びデータ信号を分離して、後端の画像メモリ部４
及びメモリ選択部３で必要とするアドレスをラッチし、
ラッチされたアドレスを採用された画像メモリ１０，１
１，１２，１３に合うよう変換する機能をする。即ち、
画像接続部１では１ラインの画像データを連続されるア
ドレスへ伝送するが、四つの画像メモリ１０，１１，１
２，１３には各ラインの連続された画像データが４等分
されて、１／４ずつ四つの画像メモリの同一アドレスに
蓄積されるよう変換するのである。
択部３及び画像メモリ部４に連結されており、上記画像
接続部１から出力されるマルチプレクシングされたアド
レス及びデータ信号を分離して、後端の画像メモリ部４
及びメモリ選択部３で必要とするアドレスをラッチし、
ラッチされたアドレスを採用された画像メモリ１０，１
１，１２，１３に合うよう変換する機能をする。即ち、
画像接続部１では１ラインの画像データを連続されるア
ドレスへ伝送するが、四つの画像メモリ１０，１１，１
２，１３には各ラインの連続された画像データが４等分
されて、１／４ずつ四つの画像メモリの同一アドレスに
蓄積されるよう変換するのである。
【００１０】上記メモリ選択部３は画像接続部１、ラッ
チ部２、画像メモリ部４に連結されており、上記画像接
続部１から出力される画像データを採用された四つの画
像メモリ１０，１１，１２，１３に順次に蓄積するため
に必要なチップ選択信号ＣＳ１* 乃至ＣＳ４* を発生さ
せ、上記画像メモリ部４にある画像データを高密度ＴＰ
ＨにＤＭＡで伝送するときにはＤＭＡ開始信号ＤＭＡ−
ＳＴＡＲＴを受けて全ての画像メモリ１０，１１，１
２，１３が同時に選択されるようにする機能を遂行す
る。
チ部２、画像メモリ部４に連結されており、上記画像接
続部１から出力される画像データを採用された四つの画
像メモリ１０，１１，１２，１３に順次に蓄積するため
に必要なチップ選択信号ＣＳ１* 乃至ＣＳ４* を発生さ
せ、上記画像メモリ部４にある画像データを高密度ＴＰ
ＨにＤＭＡで伝送するときにはＤＭＡ開始信号ＤＭＡ−
ＳＴＡＲＴを受けて全ての画像メモリ１０，１１，１
２，１３が同時に選択されるようにする機能を遂行す
る。
【００１１】上記画像メモリ部４はメモリ選択部３、ラ
ッチ部２、バッファ部５及びＰ／Ｓ変換部６に連結され
ており、高密度ＴＰＨのデータ入力線ＤＩ１乃至ＤＩ４
数と同数のメモリ１０，１１，１２，１３で構成され、
画像接続部１から伝送されて来た画像データを蓄積する
機能を果す。本発明の実施例においては、最大１６ライ
ンの画像データを蓄積しうるメモリであって、６４Ｋｂ
ｙｔｅのラム（ＲＡＭ）を上記高密度ＴＰＨのデータ入
力線ＤＩ１乃至ＤＩ４数と同数に採用して構成した。
ッチ部２、バッファ部５及びＰ／Ｓ変換部６に連結され
ており、高密度ＴＰＨのデータ入力線ＤＩ１乃至ＤＩ４
数と同数のメモリ１０，１１，１２，１３で構成され、
画像接続部１から伝送されて来た画像データを蓄積する
機能を果す。本発明の実施例においては、最大１６ライ
ンの画像データを蓄積しうるメモリであって、６４Ｋｂ
ｙｔｅのラム（ＲＡＭ）を上記高密度ＴＰＨのデータ入
力線ＤＩ１乃至ＤＩ４数と同数に採用して構成した。
【００１２】上記バッファ部５は上記画像メモリ１０，
１１，１２，１３に夫々連結された四つのバッファ１
４，１５，１６，１７で構成されており、上記画像接続
部１、画像メモリ部４及びＰ／Ｓ変換部６に連結されて
いるため、上記画像接続部１から伝送されて来る画像デ
ータを蓄積するときには、画像メモリ部４を画像接続部
１に連結し、画像メモリ部４にある画像データをＤＭＡ
で高密度ＴＰＨへ伝送するときには、画像接続部１と画
像メモリ部４を分離させる機能をする。
１１，１２，１３に夫々連結された四つのバッファ１
４，１５，１６，１７で構成されており、上記画像接続
部１、画像メモリ部４及びＰ／Ｓ変換部６に連結されて
いるため、上記画像接続部１から伝送されて来る画像デ
ータを蓄積するときには、画像メモリ部４を画像接続部
１に連結し、画像メモリ部４にある画像データをＤＭＡ
で高密度ＴＰＨへ伝送するときには、画像接続部１と画
像メモリ部４を分離させる機能をする。
【００１３】上記Ｐ／Ｓ変換部６は上記画像接続部１、
ＤＭＡ制御部７及び画像メモリ部４に夫々連結されてお
り、上記画像メモリ１０，１１，１２，１３とＴＰＨデ
ータ入力線ＤＩ１乃至ＦＩ４には一つずつ割当てられる
よう連結された四つのＰ／Ｓ変換回路で構成されてお
り、上記ＴＰＨへ出力しようとする並列画像データを直
列に変換して連結された夫々のＴＰＨデータ入力線ＤＩ
１乃至ＤＩ４へ出力する機能をする。
ＤＭＡ制御部７及び画像メモリ部４に夫々連結されてお
り、上記画像メモリ１０，１１，１２，１３とＴＰＨデ
ータ入力線ＤＩ１乃至ＦＩ４には一つずつ割当てられる
よう連結された四つのＰ／Ｓ変換回路で構成されてお
り、上記ＴＰＨへ出力しようとする並列画像データを直
列に変換して連結された夫々のＴＰＨデータ入力線ＤＩ
１乃至ＤＩ４へ出力する機能をする。
【００１４】上記ＤＭＡ制御部７は画像接続部１、Ｐ／
Ｓ変換部６、アドレス発生部８及びアドレス比較部９に
連結されてＤＭＡ動作を監視するものであって、画像メ
モリ部４に蓄積されている画像データをＤＭＡでＴＰＨ
へ伝送するために必要なクロック及び制御信号を発生
し、ＤＭＡが終了するとＤＭＡ終了信号ＤＭＡ−ＥＮＤ
を発生する機能をする。
Ｓ変換部６、アドレス発生部８及びアドレス比較部９に
連結されてＤＭＡ動作を監視するものであって、画像メ
モリ部４に蓄積されている画像データをＤＭＡでＴＰＨ
へ伝送するために必要なクロック及び制御信号を発生
し、ＤＭＡが終了するとＤＭＡ終了信号ＤＭＡ−ＥＮＤ
を発生する機能をする。
【００１５】上記アドレス発生部８は画像接続部１、Ｄ
ＭＡ制御部７、アドレス比較部９及び画像メモリ部４に
連結されており、ＤＭＡ制御部７から来るクロックを利
用してＤＭＡしようとする画像メモリ部４のアドレスを
発生する機能をする。上記アドレス比較部９はＤＭＡ制
御部７とアドレス発生部８に連結され、ＴＰＨへＤＭＡ
で伝送される画像データ量を監視する機能を遂行する。
ＭＡ制御部７、アドレス比較部９及び画像メモリ部４に
連結されており、ＤＭＡ制御部７から来るクロックを利
用してＤＭＡしようとする画像メモリ部４のアドレスを
発生する機能をする。上記アドレス比較部９はＤＭＡ制
御部７とアドレス発生部８に連結され、ＴＰＨへＤＭＡ
で伝送される画像データ量を監視する機能を遂行する。
【００１６】上記の通り構成された高密度ＴＰＨのため
のデータ伝達装置の動作を説明すると次の通りである。
出力しようとする１ライン分の画像データが画像接続部
１に伝送されて来ると、画像接続部１はこの画像データ
を画像メモリ部４に蓄積するために出力する。そして、
画像接続部１から出力された画像データは画像メモリ１
０，１１，１２，１３に順次に蓄積されるようメモリ選
択部３で制御する。このとき、上記画像接続部１では１
ラインの画像データを連続的なアドレスを出力しながら
画像データを出力するが、ラッチ部２では上記の連続さ
れるアドレスを適切に変換して（後述の表２参照）、採
用された夫々の画像メモリ１０，１１，１２，１３に同
一のアドレスが印加されるようにする。そして、上記の
画像接続部１から伝送された来た１ラインの連続的な画
像データはバッファ部５を経由して画像メモリ部４を構
成する多数画像メモリの同一アドレスに夫々一定領域ず
つ分けられて蓄積されるのである。
のデータ伝達装置の動作を説明すると次の通りである。
出力しようとする１ライン分の画像データが画像接続部
１に伝送されて来ると、画像接続部１はこの画像データ
を画像メモリ部４に蓄積するために出力する。そして、
画像接続部１から出力された画像データは画像メモリ１
０，１１，１２，１３に順次に蓄積されるようメモリ選
択部３で制御する。このとき、上記画像接続部１では１
ラインの画像データを連続的なアドレスを出力しながら
画像データを出力するが、ラッチ部２では上記の連続さ
れるアドレスを適切に変換して（後述の表２参照）、採
用された夫々の画像メモリ１０，１１，１２，１３に同
一のアドレスが印加されるようにする。そして、上記の
画像接続部１から伝送された来た１ラインの連続的な画
像データはバッファ部５を経由して画像メモリ部４を構
成する多数画像メモリの同一アドレスに夫々一定領域ず
つ分けられて蓄積されるのである。
【００１７】このような過程を通じて、上記画像メモリ
部４に高密度ＴＰＨへ伝送しようとする画像データが１
ライン以上準備されると、蓄積された画像データをＤＭ
Ａで上記高密度ＴＰＨへ伝送するのであるが、この過程
をより詳細に説明することにする。画像接続部１がＤＭ
Ａ開始信号ＤＭＡ−ＳＴＡＲＴを発生すると、四つの画
像メモリ１０，１１，１２，１３は同時に選択される。
ＤＭＡ制御部７はＤＭＡ開始信号を受けるとクロック信
号ＣＬＫをアドレス発生部８へ送り、アドレス発生部８
が高密度ＴＰＨ入力線へ画像データを伝送しようとする
画像メモリ１０，１１，１２，１３のアドレスを発生す
るようにする。そして、１バイトの並列データが上記四
つのＰ／Ｓ変換器に入力されると、ＤＭＡ制御部７はこ
の１バイトの並列データを直列に変えるための信号Ｓ０
乃至Ｓ２を発生させる。このようにしてＰ／Ｓ変換部６
で直列形態に変えられた画像データが高密度ＴＰＨのデ
ータ入力線ＤＩ１乃至ＤＩ４へ出力される。
部４に高密度ＴＰＨへ伝送しようとする画像データが１
ライン以上準備されると、蓄積された画像データをＤＭ
Ａで上記高密度ＴＰＨへ伝送するのであるが、この過程
をより詳細に説明することにする。画像接続部１がＤＭ
Ａ開始信号ＤＭＡ−ＳＴＡＲＴを発生すると、四つの画
像メモリ１０，１１，１２，１３は同時に選択される。
ＤＭＡ制御部７はＤＭＡ開始信号を受けるとクロック信
号ＣＬＫをアドレス発生部８へ送り、アドレス発生部８
が高密度ＴＰＨ入力線へ画像データを伝送しようとする
画像メモリ１０，１１，１２，１３のアドレスを発生す
るようにする。そして、１バイトの並列データが上記四
つのＰ／Ｓ変換器に入力されると、ＤＭＡ制御部７はこ
の１バイトの並列データを直列に変えるための信号Ｓ０
乃至Ｓ２を発生させる。このようにしてＰ／Ｓ変換部６
で直列形態に変えられた画像データが高密度ＴＰＨのデ
ータ入力線ＤＩ１乃至ＤＩ４へ出力される。
【００１８】上記アドレス比較部９はアドレス発生部８
から発生されたアドレスと解像度に応じて予め設定して
おいたアドレスを比較することにより、画像データの量
を監視して一致信号ＥＱを発生させてＤＭＡ動作を継続
するか否かを指示する。ＤＭＡ制御部７は上記一致信号
ＥＱを受けると、ＤＭＡ動作を中止させるためにＤＭＡ
動作中発生するＴＰＨクロック信号ＴＰＨ−ＣＬＫ等の
信号発生を中止し、画像接続部１へＤＭＡ終了信号を発
生させて、１ラインの画像データが高密度ＴＰＨへ伝送
されたことを知らせる。そして、上記の通り高密度ＴＰ
Ｈへ画像データが伝送中であるとき、バッファ部５は画
像接続部１と画像メモリ部４間の経路を分離してデータ
間の衝突を防止する。
から発生されたアドレスと解像度に応じて予め設定して
おいたアドレスを比較することにより、画像データの量
を監視して一致信号ＥＱを発生させてＤＭＡ動作を継続
するか否かを指示する。ＤＭＡ制御部７は上記一致信号
ＥＱを受けると、ＤＭＡ動作を中止させるためにＤＭＡ
動作中発生するＴＰＨクロック信号ＴＰＨ−ＣＬＫ等の
信号発生を中止し、画像接続部１へＤＭＡ終了信号を発
生させて、１ラインの画像データが高密度ＴＰＨへ伝送
されたことを知らせる。そして、上記の通り高密度ＴＰ
Ｈへ画像データが伝送中であるとき、バッファ部５は画
像接続部１と画像メモリ部４間の経路を分離してデータ
間の衝突を防止する。
【００１９】図２は本発明による画像接続部１の一実施
例の構成図であって、２２はコーデック（ＣＯＤＥＣ）
チップ、２３はＰＩＯ（周辺用入力／出力ユニット）を
示す。本発明による画像接続部１は外部のデータバス及
びアドレスバスに連結されており、画像データを符号化
及び復号化するコーデックチップ２２と、上記データバ
ス及びアドレスバスに連結されてＤＭＡ開始信号ＤＭＡ
−ＳＴＡＲＴ、頁終り信号ＰＡＧＥ−ＥＮＤ及び画像メ
モリの多数ラインを順次に選択する信号ＤＭＡＡ７を発
生し、ＤＭＡ終了信号ＤＭＡ−ＥＮＤを読み込むＰＩＯ
２３で構成される。上記コーデックチップ２２は入力さ
れるＤＭＡ認識信号ＤＭＡＡと出力されるＤＭＡ要求信
号ＤＭＡＲにより行われるＤＭＡ動作を通じて符号化さ
れた画像データを外部のアドレスバス及びデータバスを
通じて受信して復号化した後、バッファ部５を通じて画
像メモリ部４に蓄積されるよう出力する。このとき、復
号化された画像データと同期してＭＡＳ（メモリ アド
レス ストローブ）信号が発生されてラッチ部２へ出力
される。従って、１ライン以上の画像データが上記画像
メモリ部４に蓄積されると、ＤＭＡ開始信号ＤＭＡ−Ｓ
ＴＡＲＴが発生されてＴＰＨのデータ入力線へ画像デー
タが伝送されるＤＭＡ動作が開始される。
例の構成図であって、２２はコーデック（ＣＯＤＥＣ）
チップ、２３はＰＩＯ（周辺用入力／出力ユニット）を
示す。本発明による画像接続部１は外部のデータバス及
びアドレスバスに連結されており、画像データを符号化
及び復号化するコーデックチップ２２と、上記データバ
ス及びアドレスバスに連結されてＤＭＡ開始信号ＤＭＡ
−ＳＴＡＲＴ、頁終り信号ＰＡＧＥ−ＥＮＤ及び画像メ
モリの多数ラインを順次に選択する信号ＤＭＡＡ７を発
生し、ＤＭＡ終了信号ＤＭＡ−ＥＮＤを読み込むＰＩＯ
２３で構成される。上記コーデックチップ２２は入力さ
れるＤＭＡ認識信号ＤＭＡＡと出力されるＤＭＡ要求信
号ＤＭＡＲにより行われるＤＭＡ動作を通じて符号化さ
れた画像データを外部のアドレスバス及びデータバスを
通じて受信して復号化した後、バッファ部５を通じて画
像メモリ部４に蓄積されるよう出力する。このとき、復
号化された画像データと同期してＭＡＳ（メモリ アド
レス ストローブ）信号が発生されてラッチ部２へ出力
される。従って、１ライン以上の画像データが上記画像
メモリ部４に蓄積されると、ＤＭＡ開始信号ＤＭＡ−Ｓ
ＴＡＲＴが発生されてＴＰＨのデータ入力線へ画像デー
タが伝送されるＤＭＡ動作が開始される。
【００２０】図３は本発明によるラッチ部２の一実施例
の構成図であって、３１，３２はラッチ、３３はマルチ
プレクサ（ＭＵＸ）を示す。本発明によるラッチ部２
は、図３に示す通り、画像接続部１から発生する連続的
なアドレスＭＡＤ０−ＭＡＤ１２をラッチする二つのラ
ッチ３１，３２と、この連続されたアドレスを四つの画
像メモリ１０，１１，１２，１３に合うアドレスＡ０−
Ａ１０に変換するために必要なマルチプレクサ（ＭＵ
Ｘ）３３で構成される。上記ラッチ部２は画像接続部
１、メモリ選択部３、画像メモリ部４に連結されて、画
像接続部１から出て来るアドレスをＭＡＳ信号と同期さ
せてラッチしながら、このラッチされたアドレスを画像
メモリ部４に合うよう変換し、メモリ選択部３で必要と
するアドレスＩＭＡ６−ＩＭＡ８を発生する機能をす
る。解像度に伴うアドレス変換は表１の通りである。
の構成図であって、３１，３２はラッチ、３３はマルチ
プレクサ（ＭＵＸ）を示す。本発明によるラッチ部２
は、図３に示す通り、画像接続部１から発生する連続的
なアドレスＭＡＤ０−ＭＡＤ１２をラッチする二つのラ
ッチ３１，３２と、この連続されたアドレスを四つの画
像メモリ１０，１１，１２，１３に合うアドレスＡ０−
Ａ１０に変換するために必要なマルチプレクサ（ＭＵ
Ｘ）３３で構成される。上記ラッチ部２は画像接続部
１、メモリ選択部３、画像メモリ部４に連結されて、画
像接続部１から出て来るアドレスをＭＡＳ信号と同期さ
せてラッチしながら、このラッチされたアドレスを画像
メモリ部４に合うよう変換し、メモリ選択部３で必要と
するアドレスＩＭＡ６−ＩＭＡ８を発生する機能をす
る。解像度に伴うアドレス変換は表１の通りである。
【００２１】
【表１】
【００２２】図４は本発明によるメモリ選択部３の一実
施例の構成図であって、４１，４２はマルチプレクサ
（ＭＵＸ）、４３はデマルチプレクサ（ＤＥＭＵＸ）、
４４，４５，４６，４７はＡＮＤゲートを示す。本発明
によるメモリ選択部３は図４に示す通り、解像度設定信
号ＲＥＳＯＬＵＴＩＯＮに従って上記ラッチ部２から入
力されるアドレスＩＭＡ７又はＩＭＡ８を出力するＭＵ
Ｘ４１と、解像度設定信号に従って上記ラッチ部２から
入力されるアドレスＩＭＡ６又はＩＭＡ７を出力するＭ
ＵＸ４２と、上記両ＭＵＸ４１，４２の出力端に入力端
が連結されたＤＥＭＵＸ４３と、上記ＤＥＭＵＸ４３の
出力端及びＤＭＡ開始信号ＤＭＡ−ＳＴＡＲＴラインに
夫々両入力端が連結されており、その夫々の出力端へチ
ップ選択信号ＣＳ０* 及びＣＳ３* を出力する四つのＡ
ＮＤゲート４４，４５，４６，４７で構成される。
施例の構成図であって、４１，４２はマルチプレクサ
（ＭＵＸ）、４３はデマルチプレクサ（ＤＥＭＵＸ）、
４４，４５，４６，４７はＡＮＤゲートを示す。本発明
によるメモリ選択部３は図４に示す通り、解像度設定信
号ＲＥＳＯＬＵＴＩＯＮに従って上記ラッチ部２から入
力されるアドレスＩＭＡ７又はＩＭＡ８を出力するＭＵ
Ｘ４１と、解像度設定信号に従って上記ラッチ部２から
入力されるアドレスＩＭＡ６又はＩＭＡ７を出力するＭ
ＵＸ４２と、上記両ＭＵＸ４１，４２の出力端に入力端
が連結されたＤＥＭＵＸ４３と、上記ＤＥＭＵＸ４３の
出力端及びＤＭＡ開始信号ＤＭＡ−ＳＴＡＲＴラインに
夫々両入力端が連結されており、その夫々の出力端へチ
ップ選択信号ＣＳ０* 及びＣＳ３* を出力する四つのＡ
ＮＤゲート４４，４５，４６，４７で構成される。
【００２３】上記の通り構成されたメモリ選択部３は画
像接続部１、ラッチ部２及び画像メモリ部４に連結され
て画像接続部１から伝送されて来る画像データを順次に
画像メモリ部４に蓄積するためのチップ選択信号ＣＳ０
* 乃至ＣＳ３* を発生し、画像メモリ部４にあるデータ
を高密度ＴＰＨへ伝送するときには、ＤＭＡ開始信号Ｄ
ＭＡ−ＳＴＡＲＴ* がローになって、全ての画像メモリ
が選択されるようにする機能をする。表２は画像接続部
１から発生する連続的なアドレスに因るメモリ選択表及
びラッチ部２で変換された四つの画像メモリ１０，１
１，１２，１３のアドレスを示したものである。
像接続部１、ラッチ部２及び画像メモリ部４に連結され
て画像接続部１から伝送されて来る画像データを順次に
画像メモリ部４に蓄積するためのチップ選択信号ＣＳ０
* 乃至ＣＳ３* を発生し、画像メモリ部４にあるデータ
を高密度ＴＰＨへ伝送するときには、ＤＭＡ開始信号Ｄ
ＭＡ−ＳＴＡＲＴ* がローになって、全ての画像メモリ
が選択されるようにする機能をする。表２は画像接続部
１から発生する連続的なアドレスに因るメモリ選択表及
びラッチ部２で変換された四つの画像メモリ１０，１
１，１２，１３のアドレスを示したものである。
【００２４】
【表２】
【００２５】図５は本発明によるＤＭＡ制御部７の構成
図であって、５１は発振器、５２，５３は反転ゲートＮ
ＯＴ ＧＡＴＥ、５４，５５，５６，５７，５８はフリ
ップフロップ、５９，８０，８１はＡＮＤゲート、８２
はマルチプレクサＭＵＸ、８３はＮＡＮＤゲート、８４
はＯＲゲート、８５はカウンタを夫々示す。本発明よる
ＤＭＡ制御部７は、図５に示す通り、一定の周波数の信
号を発生する発振器５１と、上記発振器５１の出力端に
連結されて出力される周波数信号を２分周するフリップ
フロップ５４と、上記発振器５１の出力端に連結された
反転ゲート５２と、上記反転ゲート５２の出力端に連結
されて発振器５１の反転された出力信号を２分周するフ
リップフロップ５５と、上記フリップフロップ５４に連
結されて高密度ＴＰＨのクロックＴＰＨ−ＣＬＫを発生
するＮＡＮＤゲート８３と、画像接続部１からＤＭＡ開
始信号を入力する反転ゲート５３と、データ入力端は電
源に連結されて論理信号“１”を入力し、アドレス比較
部９から来る一致信号ＥＱをクロック入力端で受けるよ
う連結されており、上記反転ゲート５３の出力端にクリ
ア端子が連結されたフリップフロップ５８と、上記フリ
ップフロップ５８の反転出力及び画像接続部１のＤＭＡ
クリア信号ＤＭＡ−ＣＬＲを入力受けるよう連結されて
おり、フリップフロップ５７にクリア信号を提供するＡ
ＮＤゲート８０と、上記反転ゲート５３の出力端にデー
タ入力端が連結され、上記ＡＮＤゲート８０の出力端に
クリア端子が連結されており、反転出力端へＤＭＡ終了
信号ＤＭＡ−ＥＮＤを出力するフリップフロップ５７
と、上記フリップフロップ５４の非反転出力端及びフリ
ップフロップ５７の反転出力端に両入力端が連結されて
おり、出力端はフリップフロップ５７のクロック入力端
に連結されて、ＤＭＡ終了信号ＤＭＡ−ＥＮＤと共にフ
リップフロップ５７にクロックを提供するＡＮＤゲート
５９と、上記フリップフロップ５４及びフリップフロッ
プ５７の非反転出力端に両入力端が連結されてＴＰＨク
ロックＴＰＨ−ＣＬＫを出力するＮＡＮＤゲート８３
と、上記フリップフロップ５５の非反転出力をクロック
信号で入力受けて更に２分周することにより、上記発振
器５１の出力信号を４分周するフリップフロップ５６
と、上記フリップフロップ５５及びフリップフロップ５
６の非反転出力端に両入力端が連結されて解像度設定信
号に従って上記の２分周されたクロック又は４分周され
たクロックを出力するＭＵＸ８２と、上記フリップフロ
ップ５７及びＭＵＸ８２出力端に連結されて上記の分周
されたクロックをＴＰＨクロックＴＰＨ−ＣＬＫと同期
させて出力するＡＮＤゲート８１と、上記ＡＮＤゲート
８１の出力端に連結されてＰ／Ｓ変換回路で必要とする
信号ＳＯ乃至Ｓ２を発生するアドレスカウンタ８５と、
上記フリップフロップ５７の反転出力端及び上記カウン
タ８５のアドレス発生信号（ＡＤＧ）出力端に両入力端
が連結され、出力端は上記カウンタ８５のクリア端子に
連結されたＯＲゲート８４で構成される。
図であって、５１は発振器、５２，５３は反転ゲートＮ
ＯＴ ＧＡＴＥ、５４，５５，５６，５７，５８はフリ
ップフロップ、５９，８０，８１はＡＮＤゲート、８２
はマルチプレクサＭＵＸ、８３はＮＡＮＤゲート、８４
はＯＲゲート、８５はカウンタを夫々示す。本発明よる
ＤＭＡ制御部７は、図５に示す通り、一定の周波数の信
号を発生する発振器５１と、上記発振器５１の出力端に
連結されて出力される周波数信号を２分周するフリップ
フロップ５４と、上記発振器５１の出力端に連結された
反転ゲート５２と、上記反転ゲート５２の出力端に連結
されて発振器５１の反転された出力信号を２分周するフ
リップフロップ５５と、上記フリップフロップ５４に連
結されて高密度ＴＰＨのクロックＴＰＨ−ＣＬＫを発生
するＮＡＮＤゲート８３と、画像接続部１からＤＭＡ開
始信号を入力する反転ゲート５３と、データ入力端は電
源に連結されて論理信号“１”を入力し、アドレス比較
部９から来る一致信号ＥＱをクロック入力端で受けるよ
う連結されており、上記反転ゲート５３の出力端にクリ
ア端子が連結されたフリップフロップ５８と、上記フリ
ップフロップ５８の反転出力及び画像接続部１のＤＭＡ
クリア信号ＤＭＡ−ＣＬＲを入力受けるよう連結されて
おり、フリップフロップ５７にクリア信号を提供するＡ
ＮＤゲート８０と、上記反転ゲート５３の出力端にデー
タ入力端が連結され、上記ＡＮＤゲート８０の出力端に
クリア端子が連結されており、反転出力端へＤＭＡ終了
信号ＤＭＡ−ＥＮＤを出力するフリップフロップ５７
と、上記フリップフロップ５４の非反転出力端及びフリ
ップフロップ５７の反転出力端に両入力端が連結されて
おり、出力端はフリップフロップ５７のクロック入力端
に連結されて、ＤＭＡ終了信号ＤＭＡ−ＥＮＤと共にフ
リップフロップ５７にクロックを提供するＡＮＤゲート
５９と、上記フリップフロップ５４及びフリップフロッ
プ５７の非反転出力端に両入力端が連結されてＴＰＨク
ロックＴＰＨ−ＣＬＫを出力するＮＡＮＤゲート８３
と、上記フリップフロップ５５の非反転出力をクロック
信号で入力受けて更に２分周することにより、上記発振
器５１の出力信号を４分周するフリップフロップ５６
と、上記フリップフロップ５５及びフリップフロップ５
６の非反転出力端に両入力端が連結されて解像度設定信
号に従って上記の２分周されたクロック又は４分周され
たクロックを出力するＭＵＸ８２と、上記フリップフロ
ップ５７及びＭＵＸ８２出力端に連結されて上記の分周
されたクロックをＴＰＨクロックＴＰＨ−ＣＬＫと同期
させて出力するＡＮＤゲート８１と、上記ＡＮＤゲート
８１の出力端に連結されてＰ／Ｓ変換回路で必要とする
信号ＳＯ乃至Ｓ２を発生するアドレスカウンタ８５と、
上記フリップフロップ５７の反転出力端及び上記カウン
タ８５のアドレス発生信号（ＡＤＧ）出力端に両入力端
が連結され、出力端は上記カウンタ８５のクリア端子に
連結されたＯＲゲート８４で構成される。
【００２６】画像を出力する前に画像接続部１はＤＭＡ
−ＣＬＲ* 信号をローにしてフリップフロップ５７をク
リアする。フリップフロップ５７をクリアすると、ＤＭ
Ａ−ＥＮＤ信号はハイになる。従って、画像メモリ部４
に高密度ＴＰＨへ出力しようとする画像データがあれ
ば、ＤＭＡ−ＳＴＡＲＴ* 信号をローにしてＤＭＡ動作
を始める。ＤＭＡ−ＳＴＡＲＴ* 信号がローになると、
ＮＯＴゲート５２の出力はハイになり、フリップフロッ
プ５７の非反転出力はローからハイになる。このように
して、上記フリップフロップ５７の出力がハイになる
と、ＮＡＮＤゲート８３の出力にはフリップフロップ５
４の出力端から発生されるクロック信号が反転して出力
される。この反転されたクロック信号は高密度ＴＰＨの
クロックとして使用される。更に、フリップフロップ５
７の出力がハイになると、ＡＮＤゲート８１がイネーブ
ルされてカウンタ８５の入力端にクロックを提供するよ
うになる。すると、カウンタ８５はＡＮＤゲート８１の
出力クロックを受けてＰ／Ｓ変換部６で１バイトのデー
タを並列から直列に変えるに必要な信号Ｓ０乃至Ｓ２を
発生する。カウンタ８５の出力値が８になると、ＯＲゲ
ート８４を通じてカウンタ８５はクリアされ、アドレス
発生部８へアドレスを増加にせよとのアドレス発生信号
ＡＤＧが提供される。このように繰り返して信号を発生
すると、画像メモリ１０，１１，１２，１３に蓄積され
ている画像データはＤＭＡ動作により１バイトずつＰ／
Ｓ変換回路１８，１９，２０，２１に入力され、入力さ
れた１バイトの画像データは直列に変えて高密度ＴＰＨ
のデータ入力線ＤＩ１乃至ＤＩ４へ出力される。画像メ
モリ部４からアドレス基準値程データが出力されると、
アドレス比較部９でＥＱ信号を提供する。アドレス比較
部９から来たＥＱ信号がローからハイに変わると、ＡＮ
Ｄゲート８０に連結されたフリップフロップ５８の出力
はローになり、ＡＮＤゲート８０の出力もローになって
フリップフロップ５７をクリアする。フリップフロップ
５７がクリアされると、ＤＭＡ終了信号ＤＭＡ−ＥＮＤ
がハイになって、画像接続部１へＤＭＡ伝送が終了した
ことを知らせ、ＮＡＮＤゲート８３及びＡＮＤゲート８
１の出力がディスエイブルされて、これ以上ＤＭＡ動作
に必要な信号を発生しない。
−ＣＬＲ* 信号をローにしてフリップフロップ５７をク
リアする。フリップフロップ５７をクリアすると、ＤＭ
Ａ−ＥＮＤ信号はハイになる。従って、画像メモリ部４
に高密度ＴＰＨへ出力しようとする画像データがあれ
ば、ＤＭＡ−ＳＴＡＲＴ* 信号をローにしてＤＭＡ動作
を始める。ＤＭＡ−ＳＴＡＲＴ* 信号がローになると、
ＮＯＴゲート５２の出力はハイになり、フリップフロッ
プ５７の非反転出力はローからハイになる。このように
して、上記フリップフロップ５７の出力がハイになる
と、ＮＡＮＤゲート８３の出力にはフリップフロップ５
４の出力端から発生されるクロック信号が反転して出力
される。この反転されたクロック信号は高密度ＴＰＨの
クロックとして使用される。更に、フリップフロップ５
７の出力がハイになると、ＡＮＤゲート８１がイネーブ
ルされてカウンタ８５の入力端にクロックを提供するよ
うになる。すると、カウンタ８５はＡＮＤゲート８１の
出力クロックを受けてＰ／Ｓ変換部６で１バイトのデー
タを並列から直列に変えるに必要な信号Ｓ０乃至Ｓ２を
発生する。カウンタ８５の出力値が８になると、ＯＲゲ
ート８４を通じてカウンタ８５はクリアされ、アドレス
発生部８へアドレスを増加にせよとのアドレス発生信号
ＡＤＧが提供される。このように繰り返して信号を発生
すると、画像メモリ１０，１１，１２，１３に蓄積され
ている画像データはＤＭＡ動作により１バイトずつＰ／
Ｓ変換回路１８，１９，２０，２１に入力され、入力さ
れた１バイトの画像データは直列に変えて高密度ＴＰＨ
のデータ入力線ＤＩ１乃至ＤＩ４へ出力される。画像メ
モリ部４からアドレス基準値程データが出力されると、
アドレス比較部９でＥＱ信号を提供する。アドレス比較
部９から来たＥＱ信号がローからハイに変わると、ＡＮ
Ｄゲート８０に連結されたフリップフロップ５８の出力
はローになり、ＡＮＤゲート８０の出力もローになって
フリップフロップ５７をクリアする。フリップフロップ
５７がクリアされると、ＤＭＡ終了信号ＤＭＡ−ＥＮＤ
がハイになって、画像接続部１へＤＭＡ伝送が終了した
ことを知らせ、ＮＡＮＤゲート８３及びＡＮＤゲート８
１の出力がディスエイブルされて、これ以上ＤＭＡ動作
に必要な信号を発生しない。
【００２７】図６は本発明によるアドレス発生部８の一
実施例の構成図であって、６１はＮＡＮＤゲート、６
２，６３，６４はカウンタ、６５，６６はバッファを夫
々示す。本発明によるアドレス発生部８は図６に示す通
り、上記ＤＭＡ制御部７から発生されるアドレス増加信
号ＡＤＧと論理信号“１”を両入力端に入力して上記Ｄ
ＭＡ制御部７からのアドレス発生信号ＡＤＧを反転させ
て出力するＮＡＮＤゲート６１と、上記ＮＡＮＤゲート
６１の出力をクロック入力端に入力受けてカウントする
よう連結されており、上記画像接続部１からのアドレス
クリア信号ＡＤＤＲ−ＣＬＲによりクリアされるカウン
タ６２と、上記カウンタ６２の最上位出力Ｑ３をクロッ
ク入力端に入力受けてカウントするよう連結されてお
り、上記画像接続部１からのアドレスクリア信号ＡＤＤ
Ｒ−ＣＬＲによりクリアされるカウンタ６３と、上記画
像接続部１から出力される画像メモリの多数ラインを順
次に選択する信号ＤＭＡＡ７をクロック入力端に入力受
けてカウントし、頁終り信号ＰＡＧＥ−ＥＮＤによりク
リアされるカウント６４と、上記カウンタ６２，６３の
出力端に連結されており、ＤＭＡ終了信号ＤＭＡ−ＥＮ
Ｄによりイネーブルされるバッファ６５と、上記カウン
タ６４の出力端に連結されており、上記ＤＭＡ終了信号
ＤＭＡ−ＥＮＤによりイネーブルされるバッファ６５で
構成される。このように本発明のアドレス発生部８は画
像接続部１、ＤＭＡ制御部７、画像メモリ部４及びアド
レス比較部９に連結されており、ＤＭＡ制御部７から来
るクロックを利用して、高密度ＴＰＨへＤＭＡ伝送しよ
うとする画像メモリ１０，１１，１２，１３のアドレス
を発生する。もし、１ラインの画像データが５１２バイ
トであるとすれば、これは１／４等分した１２８バイト
ずつの画像データが四つの画像メモリ１０，１１，１
２，１３に分けられて蓄積されるのであるが、本実施例
においては、最大１６ラインの画像データが蓄積される
ようにし、このとき発生されるアドレスは上記表２に記
載されている通り、０００Ｈから７ＦＦＨまでである。
ＤＭＡ制御部７でアドレス発生ＡＤＧを受けると、アド
レスは１ずつ増加する。従って、画像メモリ１０，１
１，１２，１３内の１６ラインは順次に高密度ＴＰＨへ
出力されるが、上記画像接続部１から入力されるＤＭＡ
Ａ７信号をカウンタクロック信号として使用して出力し
ようとするラインを順次に選択する。そして、高密度Ｔ
ＰＨへ画像データがＤＭＡ伝送される間はＤＭＡ−ＥＮ
Ｄ信号がローになるため、バッファ６５，６６はイネー
ブルされてアドレス発生部８から発生したアドレスを画
像メモリ４へ出力して伝送しようとする画像データを選
択するのである。
実施例の構成図であって、６１はＮＡＮＤゲート、６
２，６３，６４はカウンタ、６５，６６はバッファを夫
々示す。本発明によるアドレス発生部８は図６に示す通
り、上記ＤＭＡ制御部７から発生されるアドレス増加信
号ＡＤＧと論理信号“１”を両入力端に入力して上記Ｄ
ＭＡ制御部７からのアドレス発生信号ＡＤＧを反転させ
て出力するＮＡＮＤゲート６１と、上記ＮＡＮＤゲート
６１の出力をクロック入力端に入力受けてカウントする
よう連結されており、上記画像接続部１からのアドレス
クリア信号ＡＤＤＲ−ＣＬＲによりクリアされるカウン
タ６２と、上記カウンタ６２の最上位出力Ｑ３をクロッ
ク入力端に入力受けてカウントするよう連結されてお
り、上記画像接続部１からのアドレスクリア信号ＡＤＤ
Ｒ−ＣＬＲによりクリアされるカウンタ６３と、上記画
像接続部１から出力される画像メモリの多数ラインを順
次に選択する信号ＤＭＡＡ７をクロック入力端に入力受
けてカウントし、頁終り信号ＰＡＧＥ−ＥＮＤによりク
リアされるカウント６４と、上記カウンタ６２，６３の
出力端に連結されており、ＤＭＡ終了信号ＤＭＡ−ＥＮ
Ｄによりイネーブルされるバッファ６５と、上記カウン
タ６４の出力端に連結されており、上記ＤＭＡ終了信号
ＤＭＡ−ＥＮＤによりイネーブルされるバッファ６５で
構成される。このように本発明のアドレス発生部８は画
像接続部１、ＤＭＡ制御部７、画像メモリ部４及びアド
レス比較部９に連結されており、ＤＭＡ制御部７から来
るクロックを利用して、高密度ＴＰＨへＤＭＡ伝送しよ
うとする画像メモリ１０，１１，１２，１３のアドレス
を発生する。もし、１ラインの画像データが５１２バイ
トであるとすれば、これは１／４等分した１２８バイト
ずつの画像データが四つの画像メモリ１０，１１，１
２，１３に分けられて蓄積されるのであるが、本実施例
においては、最大１６ラインの画像データが蓄積される
ようにし、このとき発生されるアドレスは上記表２に記
載されている通り、０００Ｈから７ＦＦＨまでである。
ＤＭＡ制御部７でアドレス発生ＡＤＧを受けると、アド
レスは１ずつ増加する。従って、画像メモリ１０，１
１，１２，１３内の１６ラインは順次に高密度ＴＰＨへ
出力されるが、上記画像接続部１から入力されるＤＭＡ
Ａ７信号をカウンタクロック信号として使用して出力し
ようとするラインを順次に選択する。そして、高密度Ｔ
ＰＨへ画像データがＤＭＡ伝送される間はＤＭＡ−ＥＮ
Ｄ信号がローになるため、バッファ６５，６６はイネー
ブルされてアドレス発生部８から発生したアドレスを画
像メモリ４へ出力して伝送しようとする画像データを選
択するのである。
【００２８】図７は本発明によるアドレス比較部９の一
実施例の構成図であって、図面に示す通り、８ビット比
較器７１とＮＯＴゲート７２で構成される。本発明によ
るアドレス比較部９はアドレス発生部８、ＤＭＡ制御部
７に連結されており、既に設定されたアドレス基準値と
上記アドレス発生部８で発生したアドレスＣＡ０乃至Ｃ
Ａ７を比較して同じであれば一致信号ＥＱをハイに出力
する。従って、既に設定されたアドレスの基準値程画像
データが画像メモリ１０，１１，１２，１３から高密度
ＴＰＨへ出力されるようにする。
実施例の構成図であって、図面に示す通り、８ビット比
較器７１とＮＯＴゲート７２で構成される。本発明によ
るアドレス比較部９はアドレス発生部８、ＤＭＡ制御部
７に連結されており、既に設定されたアドレス基準値と
上記アドレス発生部８で発生したアドレスＣＡ０乃至Ｃ
Ａ７を比較して同じであれば一致信号ＥＱをハイに出力
する。従って、既に設定されたアドレスの基準値程画像
データが画像メモリ１０，１１，１２，１３から高密度
ＴＰＨへ出力されるようにする。
【００２９】本発明の望ましい実施例においては、出力
しようとする画像の解像度が４００ＤＰＩである場合は
８０Ｈを、２００ＤＰＩである場合は４０Ｈをアドレス
基準値に設定した。そして、上記アドレス基準値の最上
位ビットＭＳＢを解像度設定信号に使用した。従って、
解像度が４００ＤＰＩであるとき、上記解像図設定信号
は“１”になり，２００ＤＰＩであるときは“０”にな
る。
しようとする画像の解像度が４００ＤＰＩである場合は
８０Ｈを、２００ＤＰＩである場合は４０Ｈをアドレス
基準値に設定した。そして、上記アドレス基準値の最上
位ビットＭＳＢを解像度設定信号に使用した。従って、
解像度が４００ＤＰＩであるとき、上記解像図設定信号
は“１”になり，２００ＤＰＩであるときは“０”にな
る。
【００３０】そして、本発明は上記の実施例に限定され
なく、高密度ＴＰＨのデータ入力線数に従って画像メモ
リを同一数に確定することにより、効率的なデータ伝送
を遂行できる。
なく、高密度ＴＰＨのデータ入力線数に従って画像メモ
リを同一数に確定することにより、効率的なデータ伝送
を遂行できる。
【００３１】
【発明の効果】上述の通り構成されて動作する本発明は
データ入力線が多数である高密度ＴＰＨを用いるグルー
プ４ファクシミリ等に適用することができ、画像データ
の伝送時間をデータ入力線の数倍程短縮させてプリント
速度を著しく早める効果がある。
データ入力線が多数である高密度ＴＰＨを用いるグルー
プ４ファクシミリ等に適用することができ、画像データ
の伝送時間をデータ入力線の数倍程短縮させてプリント
速度を著しく早める効果がある。
【図１】本発明の高密度熱記録ヘッドのためのデータ伝
達装置を概略的に示すブロック図である。
達装置を概略的に示すブロック図である。
【図２】本発明による画像接続部の一実施例の構成図で
ある。
ある。
【図３】本発明によるラッチ部の一実施例の構成図であ
る。
る。
【図４】本発明によるメモリ選択部の一実施例の構成図
である。
である。
【図５】本発明によるＤＭＡ制御部の一実施例の構成図
である。
である。
【図６】本発明によるアドレス発生部の一実施例の構成
図である。
図である。
【図７】本発明によるアドレス比較部の一実施例の構成
図である。
図である。
１ 画像接続部 ２ ラッチ部 ３ メモリ選択部 ４ メモリ部 ５ バッファ部 ６ Ｐ／Ｓ変換部 ７ ＤＭＡ制御部 ８ アドレス発生部 ９ アドレス比較部 １０，１１，１２，１３ 画像メモリ １４，１５，１６，１７ バッファ １８，１９，２０，２１ Ｐ／Ｓ変換回路
Claims (10)
- 【請求項１】 多数のデータ入力線を有する高密度熱記
録ヘッド（ＴＰＨ）のためのデータ伝達装置において、 外部ＣＰＵの命令を受けて出力しようとする画像データ
を復号化して、これを画像メモリに伝送し、必要な信号
を発生する画像接続手段（１）と；上記画像接続手段に
連結されており、データ伝送のためのアドレスをラッチ
し、連続された入力アドレスを採用される多数の画像メ
モリに合うよう変換して各ラインの連続された画像デー
タが多数画像メモリの同一アドレスに等分されて蓄積さ
れるようにするラッチ手段（２）と；上記画像接続手段
及びラッチ手段に連結されて、変換されたアドレスを入
力されてメモリ選択信号を発生するメモリ選択手段
（３）と；上記メモリ選択手段及びラッチ手段に連結さ
れており、少くとも１ライン以上の出力しようとする画
像データが各ラインに対し等分して蓄積されるよう多数
のメモリで構成される画像メモリ手段（４）と；上記画
像接続手段及び画像メモリ手段に連結されており、画像
データ蓄積時には画像接続手段のデータバスを画像メモ
リ手段に連結させ、ＤＭＡで画像データを出力する時に
は上記画像接続手段のデータバスと画像メモリ手段のデ
ータ伝送バスを分離するバッファ手段（５）と；上記画
像接続手段に連結されており、上記画像メモリ手段に蓄
積されている画像データをＤＭＡで高密度ＴＰＨへ伝送
するために必要なクロック及び制御信号を発生し、ＤＭ
Ａ動作を監視するＤＭＡ制御手段（７）と；上記画像接
続手段、画像メモリ手段及びＤＭＡ制御手段に連結され
ており、上記ＤＭＡ制御手段から入力されるクロックを
利用してＤＭＡしようとする画像メモリ手段のアドレス
を発生するアドレス発生手段（８）と；上記ＤＭＡ制御
手段及びアドレス発生手段に連結されており、ＤＭＡで
伝送されるデータ量を監視するために現在発生されるア
ドレスと既に設定されたアドレス基準値を比較するアド
レス比較手段（９）と；上記画像接続手段、画像メモリ
手段及びＤＭＡ制御手段に連結されて、上記画像メモリ
手段から出力される並列データを直列に変換して多数の
ＴＰＨデータ入力線へ出力するＰ／Ｓ変換手段（６）
と；を具備することを特徴とする高密度熱記録ヘッドの
ためのデータ伝達装置。 - 【請求項２】 上記画像メモリ手段（４）は、上記高密
度熱記録ヘッド（ＴＰＨ）のデータ入力線（ＤＩ１乃至
ＤＩ４）四つと同一の個数の第１乃至第４画像メモリ
（１０，１１，１２，１３）が並列連結されて構成され
ることを特徴とする請求項１記載の高密度熱記録ヘッド
のためのデータ伝達装置。 - 【請求項３】 上記バッファ手段（５）は、上記高密度
熱記録ヘッド（ＴＰＨ）データ入力線（ＤＩ１乃至ＤＩ
４）の数と同一の数の第１乃至第４画像メモリ（１０，
１１，１２，１３）に夫々一つずつ連結された第１乃至
第４バッファ（１４，１５，１６，１７）が並列に構成
されることを特徴とする請求項２記載の高密度熱記録ヘ
ッドのためのデータ伝達装置。 - 【請求項４】 上記Ｐ／Ｓ変換手段（６）は、上記高密
度熱記録ヘッド（ＴＰＨ）のデータ入力線（ＤＩ１乃至
ＤＩ４）の数と同一の数の第１乃至第４画像メモリ（１
０，１１，１２，１３）に夫々一つずつ連結された第１
乃至第４Ｐ／Ｓ変換回路（１８，１９，２０，２１）が
並列に構成されることを特徴とする請求項３記載の高密
度熱記録ヘッドのためのデータ伝達装置。 - 【請求項５】 上記ラッチ手段（２）は、上記画像接続
手段（１）から発生したアドレスをラッチし、１ライン
の画像データを上記第１乃至第４画像メモリに均一に蓄
積されるようアドレスを変換する第１及び第２ラッチ
（３１，３２）と、 上記第１ラッチの特定出力端（ＩＭＡ６）に連結された
第１マルチプレクサ（ＭＵＸ）（３３）とで構成される
ことを特徴とする請求項２記載の高密度熱記録ヘッドの
ためのデータ伝達装置。 - 【請求項６】 上記メモリ選択手段は、上記ラッチ手段
（２）に連結されており、変換されたアドレス（ＩＭＡ
６乃至ＩＭＡ８）を用いて解像度設定信号（ＲＥＳＯＬ
ＵＴＩＯＮ）に従って合うアドレスを出力する第２及び
第３マルチプレクサ（４１，４２）と、 第２及び第３マルチプレクサ（４１，４２）の出力を入
力とするデマルチプレクサ（４３）と、 上記デマルチプレクサ（４３）の４出力と画像接続手段
（１）から出力されるＤＭＡ開始信号（ＤＭＡ−ＳＴＡ
ＲＴ* ）を入力してチップ選択信号（ＣＳ０*乃至ＣＳ
３* ）を発生する第１乃至第４ＡＮＤゲート（４４，４
５，４６，４７）とで構成されることを特徴とする請求
項５記載の高密度熱記録ヘッドのためのデータ伝達装
置。 - 【請求項７】 上記ＤＭＡ制御手段は、一定な周波数の
信号を発生する発振器（５１）と、 上記発振器（５１）の出力端に連結されて周波数信号を
２分周する第１フリップフロップ（５４）と、 上記発振器（５１）の出力端に連結された第１反転ゲー
ト（５２）と、 上記第１反転ゲート（５２）の出力端に連結されて発振
器（５１）の反転された出力信号を２分周する第２フリ
ップフロップ（５５）と、 上記第１フリップフロップ（５４）に連結されて高密度
ＴＰＨのクロック（ＴＰＨ−ＣＬＫ）を発生する第１Ｎ
ＡＮＤゲート（８３）と、 上記画像接続手段からＤＭＡ開始信号を入力する第２反
転ゲート（５３）と、 データ入力端に論理信号“１”を印加し、上記アドレス
比較手段（９）から来る一致信号（ＥＱ）をクロック入
力端で受けるよう連結されており、上記第２反転ゲート
（５３）の出力端にクリア端子が連結された第３フリッ
プフロップ（５８）と、 上記第３フリップフロップ（５８）の反転出力及び画像
接続部（１）のＤＭＡクリア信号を入力受けるよう連結
されており、フリップフロップ（５７）にクリア信号を
提供する第１ＡＮＤゲート（８０）と、 上記第２反転ゲート（５３）の出力端にデータ入力端が
連結されて、上記第１ＡＮＤゲート（８０）の出力端に
クリア端子が連結されており、反転出力端へＤＭＡ終了
信号を出力する第４フリップフロップ（５７）と、 上記第１フリップフロップ（５４）の非反転出力端及び
第４フリップフロップ（５７）の反転出力端に両入力端
が連結されており、出力端は上記第４フリップフロップ
（５７）のクロック入力端に連結されてＤＭＡ終了信号
と共にフリップフロップ（５７）にクロックを提供する
第２ＡＮＤゲート（５９）と、 上記第１フリップフロップ（５４）及び第４フリップフ
ロップ（５７）の非反転出力端に両入力端が連結されて
ＴＰＨクロックを出力する第２ＮＡＮＤゲート（８３）
と、 上記第２フリップフロップ（５５）の非反転出力をクロ
ック信号として入力受けて、更に２分周する第５フリッ
プフロップ（５６）と、 上記第２フリップフロップ（５５）及び第５フリップフ
ロップ（５６）の非反転出力端に両入力端が連結され
て、解像度設定信号に従って上記の２分周されたクロッ
ク又は４分周されたクロックを出力するマルチプレクサ
（８２）と、 上記第４フリップフロップ（５７）及びマルチプレクサ
（８２）出力端に連結されて、上記の分周されたクロッ
クをＴＰＨクロックと同期して出力する第３ＡＮＤゲー
ト（８１）と、 上記第３ＡＮＤゲート（８１）の出力端に連結されてＰ
／Ｓ変換回路で必要とする信号（Ｓ０乃至Ｓ２）を発生
するアドレスカウンタ（８５）と、 上記第４フリップフロップ（５７）の反転出力端及び上
記カウンタ（８５）のアドレス発生信号（ＡＤＧ）出力
端に両入力端が連結され、出力端は上記カウンタ（８
５）のクリア端子に連結されたＯＲゲート（８４）とで
構成されることを特徴とする請求項１記載の高密度熱記
録ヘッドのためのデータ伝達装置。 - 【請求項８】 上記アドレス発生手段（８）は、 上記ＤＭＡ制御手段（１）から発生されるアドレス増加
信号（ＡＤＧ）と論理信号“１”を入力するＮＡＮＤゲ
ート（６１）と、 上記ＮＡＮＤゲート（６１）の出力端に連結されてアド
レス（ＣＡ０乃至ＣＡ７）を発生する第１及び第２カウ
ンタ（６２，６３）と、 上記画像接続手段（１）から発生する特定信号（ＤＭＡ
Ａ７）を入力受けて画像メモリ手段（４）内の出力しよ
うとする多数ラインの画像データを１ラインずつ順次に
選択できるようアドレスを発生する第３カウンタ（６
４）と、 上記第１乃至第３カウンタ（６２，６３，６４）の出力
端に連結されてＤＭＡ動作の間に発生するアドレスを伝
送する第１及び第２バッファ（６５，６６）とで構成さ
れることを特徴とする請求項１記載の高密度熱記録ヘッ
ドのためのデータ伝達装置。 - 【請求項９】 上記アドレス比較手段（９）は、 既に設定されたアドレス基準値と上記アドレス発生手段
（８）から発生するアドレスを比較する比較器（７１）
と、 アドレス基準値の最上位ビット（ＭＳＢ）を解像度設定
信号で出力し、上記比較器出力端に連結されて一致信号
（ＥＱ）を発生する反転ゲート（７２）とで構成される
ことを特徴とする請求項１記載の高密度熱記録ヘッドの
ためのデータ伝達装置。 - 【請求項１０】 上記画像接続手段（１）は、 外部のデータバス及びアドレスバスに連結されており、
符号化された画像データを復号化する手段（２２）と、 上記データバス及びアドレスバスに連結されてＤＭＡ開
始信号（ＤＭＡ−ＳＴＡＲＴ）、頁終り信号（ＰＡＧＥ
−ＥＮＤ）及び画像メモリの多数ラインを順次に選択す
る信号（ＤＭＡＡ７）を発生し、ＤＭＡ終了信号（ＤＭ
Ａ−ＥＮＤ）を読み込む入出力手段（２３）とで構成さ
れることを特徴とする請求項１記載の高密度熱記録ヘッ
ドのためのデータ伝達装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014145A KR930010140B1 (ko) | 1991-08-16 | 1991-08-16 | 고밀도 TPH(Thermal Printing Head) 데이타 전달장치 |
| KR14145/1991 | 1992-04-07 | ||
| KR5756/1992 | 1992-04-07 | ||
| KR1019920005756A KR940011388B1 (ko) | 1992-04-07 | 1992-04-07 | 코덱 어드레스를 이용한 화상 메모리 선택회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0654121A JPH0654121A (ja) | 1994-02-25 |
| JPH0779404B2 true JPH0779404B2 (ja) | 1995-08-23 |
Family
ID=26628711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216889A Expired - Fee Related JPH0779404B2 (ja) | 1991-08-16 | 1992-08-14 | 高密度熱記録ヘッドのためのデータ伝達装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5524183A (ja) |
| JP (1) | JPH0779404B2 (ja) |
Families Citing this family (3)
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| US6068359A (en) * | 1994-11-07 | 2000-05-30 | Canon Aptex Inc. | Printer including a formatter and a printing unit without a memory |
| CN100390723C (zh) * | 2005-07-08 | 2008-05-28 | 科诚股份有限公司 | 多通道序列传输与控制装置及其方法 |
Family Cites Families (3)
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| US5046023A (en) * | 1987-10-06 | 1991-09-03 | Hitachi, Ltd. | Graphic processing system having bus connection control capable of high-speed parallel drawing processing in a frame buffer and a system memory |
| US4876651A (en) * | 1988-05-11 | 1989-10-24 | Honeywell Inc. | Digital map system |
-
1992
- 1992-08-14 JP JP4216889A patent/JPH0779404B2/ja not_active Expired - Fee Related
- 1992-08-14 US US07/930,327 patent/US5524183A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5524183A (en) | 1996-06-04 |
| JPH0654121A (ja) | 1994-02-25 |
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