JPH04208544A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04208544A
JPH04208544A JP2341011A JP34101190A JPH04208544A JP H04208544 A JPH04208544 A JP H04208544A JP 2341011 A JP2341011 A JP 2341011A JP 34101190 A JP34101190 A JP 34101190A JP H04208544 A JPH04208544 A JP H04208544A
Authority
JP
Japan
Prior art keywords
pad
wire
insulating film
moisture
small
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2341011A
Other languages
English (en)
Inventor
Chitoshi Ando
安藤　千利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Original Assignee
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Fujitsu Electronics Ltd, Fujitsu Ltd filed Critical Kyushu Fujitsu Electronics Ltd
Priority to JP2341011A priority Critical patent/JPH04208544A/ja
Publication of JPH04208544A publication Critical patent/JPH04208544A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体チップに形成された回路からの外部引出し用電極
のパッドの構造に関し。
ハノケーノ内への水分の侵入に対してワイヤとバｙ　ｌ
”間の断線を防止するパッド構造の提供を目的とし。
１）半導体チップに形成された回路からの外部引出し用
電極のパッドか１個のワイヤ接着部に対し複数箇所に分
割されているように構成する。
２）前記分割かパッド上を覆うカバー絶縁膜で行われて
いるように構成する。
３）前記分割がパッド自体を複数の小パッドに分離して
行われているように構成する。
〔産業上の利用分野〕
本発明は半導体装置に係り、特に半導体チップに形成さ
れた回路からの外部引出し用パッドの構造に関する。
近年、半導体装置は高密度実装の要求かますます高まっ
ている。このため、パッケージの縮小化か進められてい
るか、パッケージが薄くなることによる耐湿性の低下に
ともなうバンドの腐食か起こり、パッドにボンディング
されたワイヤとの間の断線の発生が危惧されている。
従って、ワイヤとパッド間の断線を防止し、デバイスの
信頼性の向上が要求されている。
本発明はこの要求に対処したパッド構造として利用でき
る。
〔従来の技術〕
第４図（Ａ）、　（Ｂ’）は従来例によるパッド電極と
ワイヤとの接続部を示す平面図とＡ−Ａ断面図である。
図において、ｌはパッド　２はワイヤ、３はパッドにつ
ながる配線、４はカバー絶縁膜である。
パッドｌは通常１００μｍ角程度の太さきて、配線３と
つながり、中央部を露出して周縁部はカバー絶縁膜４て
被覆されている。
パッドｌ上にポールボンディングされたワイヤ２は、接
着部で直径９０μｍ、高さ２０μｍ程度の半球状をして
いる。
ホールホンディング法によるパッドとワイヤの接続にお
いては、接着部のワイヤの形状はほぼ円形であり、従っ
て四角のパッドに対しパット材料の露出部分を生じてい
た。
さらに、ポールの潰れによる正確な接着部の形状制御か
できなく、接着部の形状１寸法１位置のバラツキにより
パッド材料の露出部分か大きくなる場合かある。
〔発明か解決しようとする課題〕
従って、従来例では水分がワイヤを伝わってパッドに到
達したとき、霧出したパッドに水分か付着し、カルバニ
ック作用によりパッドの腐食か生ずる。この結果、ｆ＆
終的にはワイヤとパッド間の断線か生していた。
本発明はパッケージ内への水分の侵入に対してワイヤと
パッド間の断線を防止するパッド構造の提供を目的とす
る。
〔課題を解決するための手段〕
上記課題の解決は。
■）半導体チップに形成された回路からの外部引出し用
電極のパッドか１個のワイヤ接着部に対し複数箇所に分
割されている半導体装置、あるいは２）前記分割かパッ
ド上を覆うカバー絶縁膜で行われている前記１）記載の
半導体装置、あるいは３）前記分割かパッド自体を複数
の小パッドに分離して行われている前記１）記載の半導
体装置により達成される。
〔作用〕
本発明は、水分がワイヤを伝わって侵入しても。
露出部分を持つ小パッドか腐食されるたけて、水分はパ
ッド分割部のカバー絶縁膜に遮られて露出部分を持たな
い他の小パッドには侵入できないことを利用したもので
ある。
〔実施例〕
第１図（Ａ）、　（Ｂ）は本発明の実施例（１）による
パッド電極を示す平面図とＡ−Ａ断面図である。
図において、１はパッド　３はパッドにっなかる配線、
　４Ａはカバー絶縁膜である。
パッド１は従来例と同様であるか、カバー絶縁膜４Ａに
より露出面か複数に分割されている。
第２図（Ａ）、　（Ｂ）は本発明の実施例（２）　を二
よるパッド電極を示す平面図とＡ−Ａ断面図である。
図において、　ＩＡ、　ＩＢ、　ＩＣ，・・・は分割さ
れた小バンド、　３Ｂは各小パッドにつながる配線、　
４Ｂはカバー絶縁膜である。
パッドＩＡ、　ＩＢ、　ＩＣ，・・・は従来例のパッド
を分割した小バンドで、配線３Ｂは各小パッドに接続し
て１本にまとめられ、カバー絶縁膜４Ｂは各小パッドを
個別に露出して配線上を被覆している。
第３図は本発明の実施例（３）によるパッド電極を示す
平面図である。
図において、　ｌａ、　Ｉｂ、　ｌｃ、　　・・・は分
割された小パッド、　３Ｃは各小パッドにつながる配線
、　４Ｃはカバー絶縁膜である。
パッドＩａ、　ｌｂ、　ｌｃ、　　・・・は従来例のパ
ッドを同心の輪状に分割した小パッドて、配線３Ｃは各
小パッドに接続して１本にまとめられ、カバー絶縁膜４
Ｂは各小パッドを個別に露出して配線上を被覆している
。
この例は、配線３Ｃは外側の分割小パットに向かうほど
太く形成され、直線状に形成できるので第２図の実施例
より簡略化される特徴かある。
モ記の各実施例のパッドに対し、ワイヤボンディングは
可能な限りパッド全域を覆うようにして行われる。パッ
ドとワイヤの接続部は第４図の従来例と同様になる。
しかし、この場合接続部には露出しない小パッドか存在
するため接続部全域にわたってパッド材料か腐食される
ことはない。
実際の半導体装置のパッドに第３図の構造を採用して、
多数試料について観測したところ、パッド腐食による断
線は認められなかった。
〔発明の効果〕
以上説明したように本発明によれば、バッケーソ内への
水分の侵入に対してワイヤとパッド間の断線を防止でき
るようになった。
この結果、デバイスの信頼性向上に寄与する二とかてき
た。
【図面の簡単な説明】
第１図（Ａ）、　（Ｂ）は本発明の実施例（１）による
パット電極を示す平面図とＡ、Ａ断面図。 第２図（Ａ）、　（Ｂ）は本発明の実施例（２）による
パッド電極を示す平面図とＡ−Ａ断面図。 第３図は本発明の実施例（３）によるバｙ）″電極とワ
イヤとの接続部を示す平面図。 第４図（Ａ）、　（Ｂ）は従来例によるパッド電極とワ
イヤとの接続部を示す平面図とＡ−Ａ断面図である。 図において。 ■はパッド。 ＬＡ、　ＩＢ、　Ｉｃ、　　・・・およびｌａ、　ｌｂ
、　ｌｃ、　　・・・は分割された小パッド。 ２はワイヤ。 ３、３！３．３Ｃはパッドにつながる配線。 ４Ａ、　４Ｂ、　４Ｃはカバー絶縁膜。 （Ａ）　　　　　　　　　　、４Ａ （Ｂ） ′美７伍４り・１（１）／７寸面回と夏面　霞第　　１
　図 ’Ｘ”　％、　ブ１ｔす（２）１７）−ｆＪＪＶ　り　
２て１ｉｆ１１】ｊｉノ「）と］第　？　図 寅方也汐１（３）の平面図 第　５　罠 捷未例ｔｒ）平面図と断面図 第　４　肥

Claims (1)

  1. 【特許請求の範囲】 １）半導体チップに形成された回路からの外部引出し用
    電極のパッドが１個のワイヤ接着部に対し複数箇所に分
    割されていることを特徴とする半導体装置。 ２）前記分割がパッド上を覆うカバー絶縁膜で行われて
    いることを特徴とする請求項１記載の半導体装置。 ３）前記分割がパッド自体を複数の小パッドに分離して
    行われていることを特徴とする請求項１記載の半導体装
    置。
JP2341011A 1990-11-30 1990-11-30 半導体装置 Pending JPH04208544A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2341011A JPH04208544A (ja) 1990-11-30 1990-11-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2341011A JPH04208544A (ja) 1990-11-30 1990-11-30 半導体装置

Publications (1)

Publication Number Publication Date
JPH04208544A true JPH04208544A (ja) 1992-07-30

Family

ID=18342388

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2341011A Pending JPH04208544A (ja) 1990-11-30 1990-11-30 半導体装置

Country Status (1)

Country Link
JP (1) JPH04208544A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014162386A1 (ja) * 2013-04-01 2014-10-09 パイオニア株式会社 ワイヤの接続構造及び電気機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014162386A1 (ja) * 2013-04-01 2014-10-09 パイオニア株式会社 ワイヤの接続構造及び電気機器

Similar Documents

Publication Publication Date Title
JP5095074B2 (ja) パッケージ積層構造
US6982488B2 (en) Semiconductor package and method for fabricating the same
JP2016213466A5 (ja)
US7582953B2 (en) Package structure with leadframe on offset chip-stacked structure
JP2002110898A (ja) 半導体装置
US8598720B2 (en) Semiconductor device and manufacturing method thereof
JP2006156436A (ja) 半導体装置及びその製造方法
TW201802946A (zh) 半導體裝置
KR20090101435A (ko) 반도체 장치
JP5129438B2 (ja) 半導体装置
JP2008159948A (ja) 半導体装置
US6998720B2 (en) Semiconductor package device and method for fabricating the same
JPH04208544A (ja) 半導体装置
TWI299208B (en) Stacked chip package
JPH03153049A (ja) 半導体装置
JPH0546098B2 (ja)
JPS61187262A (ja) 半導体素子
JP2003179193A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法
JP2003318362A (ja) 樹脂封止形半導体装置
JPH0240928A (ja) 樹脂封止型半導体装置
JPS60262434A (ja) 半導体装置
JPS63104435A (ja) 半導体装置
JPH053137B2 (ja)
JPH0329333A (ja) 半導体集積回路装置
KR20000028368A (ko) 반도체 장치 및 그 제조 방법