JPH04207081A - 絶縁ゲート付サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特性パラメータの設計自由度の高い絶縁ゲー
ト付サイリスタに関する。

（従来の技術） 第２１図は従来の絶縁ゲート付サイリスタの一例の素子
構造である。高抵抗のｎ”型ベース層３の裏面にｎ１型
バッファ層２を介してｐ″型エミッタ層１が形成されて
いる。ｎ−型ベース層３の表面には選択的にｐ型ベース
層４が拡散形成され、このｐ型ベース層４内にはさらに
ｎ−型エミツタ層５が拡散形成されている。ｐ型ベース
層４のｎ“型エミツタ層５とｎ−型ベース層３により挾
まれた領域表面をチャネル領域ＣＨとして、この上にゲ
ート絶縁膜９を介してゲート電極１０が形成されている
。ｐ゛型エミッタ層１にはナノード電極７が形成されて
いる。ｎ′″型エミッタ層５にはカソード電極８が、層
間絶縁膜１１によりゲート電極１０とは分離されてゲー
ト電極１０を覆うようにして配設されている。カソード
電極８は、ｐ型ベース層４にも接触させており、その接
触部にはｐ１型層６が形成されている。カソード電極８
をｐ型ベース層４に電気的に接続しているのは、ｐ型ベ
ース層４が絶縁ゲート型トランジスタのウェル領域とな
り、その電位を固定する必要があるためである。

この絶縁ゲート付サイリスタの動作は次の通りである。

ゲート電極１０に正の電圧を印加すると、ｐ型ベース層
４のチャネル領域ＣＨが反転してｎ“型エミツタ層５か
らｎ−型ベース層３に電子が注入される。そしてこれに
見合った量の正孔がｐ”型エミツタ層１からｎ−型ベー
ス層３に注入されると、サイリスタはターンオンする。

このような従来の絶縁ゲート付サイリスタでは、ゲート
電極１０下のしきい値を適正な値に保つ必要があるため
、ｐ型ベース層４の不純物濃度を自由に設定することが
できず、実現できるサイリスタ特性が限定されたものと
なっていた。

（発明が解決しようとする課題） この様に従来の絶縁ゲート付サイリスタでは、ゲート電
極下のしきい値電圧を適正な値に保つ必要があるために
ｐ型ベース層の不純物濃度を自由に設定することができ
ず、サイリスタ特性が限定されるという問題があった。

本発明はこの様な問題を解決し、ゲート電極下のしきい
値電圧を適正値に設定しながら、サイリスタ特性を広範
囲に設定することを可能とした絶縁ゲート付サイリスタ
を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明は、第１導電型エミッタ層、これに接して設けら
れた第２導電型ベース層、この第２導電型ベース層の表
面部に選択的に拡散形成された第１導電型ベース層、こ
の第１導電型ベース層表面部に選択的に拡散形成された
第２導電型エミッタ層、第１導電型ベース層の第２導電
型エミッタ層と第２導電型ベース層に挾まれた領域をチ
ャネル領域としてこの上にゲート絶縁膜を介して形成さ
れたゲート電極を備えた絶縁ゲート付サイリスタにおい
て、第１導電型ベース層を、ゲート電極下のチャネル領
域となる部分に形成された第１ベース領域と、これとは
別個に第２導電型エミッタ層下に形成された第２ベース
領域とから構成したことを特徴とする特 （作用） 本発明によれば、第１導電型ベース層を絶縁ゲート型ト
ランジスタのチャネル領域となる部分とそれ以外の部分
を別工程で形成することによって、それぞれの不純物濃
度や深さを最適設定することができ、したがってサイリ
スタ特性を広範囲にわたって選択することができる。

（実施例） 以下、本発明の詳細な説明する。以下の実施例では、第
１導電型をｐ型、第２導電型をｎ型とした場合を示して
いる。

第１図は一実施例の絶縁ゲート付サイリスタの素子構造
を示すレイアウトであり、第２図、第３図および第４図
はそれぞれ、第１図のＡ−Ａ’。

Ｂ−Ｂ’およびｃ−ｃ’断面図である。第５図〜第７図
は、第１図のレイアウトを分かり易くするため、各拡散
層毎に斜線を施したものである。従来例の第２１図と対
応する部分には第２１図と同一符号を付して詳細な説明
は省略する。この実施例では、ｐ型ベース層４が、チャ
ネル領域ＣＨとなる部分に形成された第１ベース領域１
２と、それ以外の領域に別工程で形成された第２ベース
領域１３により構成されている。ゲート電極１０はスト
ライブ状パターンをもって複数本配設されている。これ
に対して第１ベース領域１２のｐ型拡散層は、第５図に
斜線で示したように、ゲート電極１０のエツジに沿うス
トライプ状パターン部１２ａと、これらのストライプ状
パターン部１２８間を所定間隔で連結する連結パターン
部１２ｂとからなり、全体として格子状パターンをなし
て形成される。第２ベース領域のｐ型拡散層は、第６図
に示すように、第１ベース領域１２に重なるように形成
されている。ｎ＋型エミッタ層５は、第７図に示すよう
に、カソード電極８のｐ型ベース層へのコンタクト部を
除いてゲート電極１０の間に全面的に拡散形成されてい
る。１４かエミッタ拡散のマスク領域である。カソード
電極８のｐ型ベース層へのコンタクト部は、第１ベース
領域１２の連結パターン部１２ｂであって、ここに高濃
度ｐ＋型層６が形成されている。

この実施例の絶縁ゲート付サイリスタにおいては、チャ
ネル部分である第１ベース領域１２とそれ以外の第２ベ
ース領域１３とが別工程で形成されているから、サイリ
スタ特性を自由に設定することができる。例えば、第１
ベース領域１２を第２ベース領域１３より低濃度で深く
形成する。第１ベース領域１２の不純物総量が多くなる
ので、抵抗が下がり、ウェル電位を確実に固定できると
共に、ｎ１型工ミツタ層５の端部の電流集中を回避する
ことができる。逆に、Ｍ１ベース領域１２を第２ベース
領域１３より高濃度で浅く形成すれば、第２ベース領域
１３は相対的に低濃度で深く形成されるために、高いエ
ミッタ注入効率を保ったままで、高いｄＶ／ｄｔ耐量を
得ることができる。また高いターンオン能力を持つサイ
リスタを得たい場合には、第１ベース領域１２に対して
第２ベース領域１３を低濃度で浅く形成する。これによ
り、チャネル領域のしきい値を所望の値に保ちながら、
高いエミッタ注入効率を実現することができる。

またこの実施例では、カソード電極８が高濃度ｐ＋型層
６の部分でｐ型ベース層にコンタクトしている。したが
ってｐ型ベース層の電位が固定されてチャネル領域ＣＨ
の電位が素子の動作状態によって影響を受けず、安定し
た素子動作か得られる。

第８図は第２の実施例の絶縁ゲート付サイリスタを示す
レイアウトであり、第９図、第１０図および第１１図は
それぞれ第８図のＡ−Ａ’、Ｂ−Ｂ′およびｃ−ｃ’断
面図である。先の実施例と対応する部分には先の実施例
と同一符号を付して詳細な説明は省略する。この実施例
では、ｐ型ベース層の第１ベース領域１２の全体にわた
って、チャネル領域ＣＨが形成される部分を除いた領域
にｎ＋型エミッタ層５よりも深い高濃度ｐ２型層６を形
成している。

この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例によれば、高いｄＶ／ｄｔ耐量が得
られる。オフ状態で素子に急峻な順方向電圧がかかった
場合、それによる変位電流は高濃度ｐ゛型層が走る低抵
抗路に沿ってｎ＋型エミッタ層５の下を流れて、容易に
カソード電極８から外部に排出されるからである。また
ｐ型ベース層が、第２ベース領域１３の濃度が第１ベー
ス領域１２のそれより高い場合には、第１ベース領域１
２の部分に電流が集中することが抑制される。

第１２図は第３の実施例の絶縁ゲート付サイリスタを示
すレイアウトであり、第１３図、第１４図および第１５
図はそれぞれ第１２図のＡ−Ａ’。

Ｂ−Ｂ’およびｃ−ｃ’断面図である。この実施例は、
ＭＯ３構造のゲート電極と別にｐ型ベース層に接続され
る制御電極１５を設けて高いターンオフ能力を持たせた
構造（特開平１−１９６１７４号参照）を基本として、
これに本発明を適用したものである。制御電極１５は、
ゲート電極１０の上に層間絶縁膜１１を介して配設され
ている。

この制御電極１５は、ゲート電極１０の間の領域に開け
られたコンタクト孔１７を通してｐ＋型層６に接続され
ている。カソード電極８は、ゲート電極１０の間の領域
に設けられたコンタクト孔１６においてｎ＋型エミッタ
層５と低抵抗接触して、全面に配設されている。

この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例の場合、制御電極１５に負バイアス
をしてアノード電流の一部をベース電流として外部に排
出することにより、高いターンオフ能力が得られる。し
たがってｐ型ベース層の第２ベース領域１３を低濃度に
設計してターンオン能力を高めて設計をしても、それ程
ターンオフ能力の低下をもたらすことがない。

第１６図はＭ４の実施例の絶縁ゲート付サイリスタを示
すレイアウトであり、第１７図、第１８図および第１９
図はそれぞれ第１６図のＡ−Ａ’。

Ｂ−Ｂ’およびＣ−Ｃ’断面図である。この実施例は第
１２図の実施例に対して、ｐ型ベース層のチャネル領域
となる部分を除く第１ベース領域１２全体に、ｎ“型エ
ミツタ層５より深い高濃度のｐ＋型層６を形成したもの
である。

この実施例によれば、第２の実施例と同様にｐ型ベース
層の抵抗が低くなり、したがって先の実施例に比べてよ
り高いターンオフ能力を得ることかできる。また第２の
実施例と同様に、第２ベース領域１３の濃度を第１ベー
ス領域１２の濃度より高くした場合に、第１ベース領域
１２での電流集中か抑制できるという効果が得られる。

第２０図（ａ）〜（ｄ）は、第１の実施例の素子の製造
工程を第２図の断面について示したものである。第２０
図（ａ）に示すようにｐ”型エミツタ層１・　ｎ＋型ノ
くツファ層２．ｎ−型ベース層３が形成されたウェハ上
に、ゲート絶縁膜９を介して多結晶シリコン膜によりゲ
ート電極１０１をパターン形成する。このときゲート電
極１０１と同時に同じ多結晶シリコン膜を用いてゲート
電極１０１の間に島状のマスク材１０２を形成する。そ
してこれらのゲート電極１０１およびマスク材１０２を
マスクの一部としてｐ型不純物例えばボロンをイオン注
入してｐ型ベース層の一部である第１ベース領域１２を
形成する。ついで第２０図（ｂ）に示すように新たなマ
スク材１９を形成して、マスク材１０２を除去し、ｐ型
不純物として例えばボロンをイオン注入して第２ベース
領域１３を形成する。その後熱処理を行なって、第２０
図（Ｃ）に示すように不純物拡散と活性化を行なう。そ
の後通常の絶縁ゲートサイリスタの製造工程にしたがっ
て、第２０図（ｄ）に示すように、ゲート電極１０をマ
スクとして不純物のイオン注入によるｎ″′型エミッタ
層５の形成、層間絶縁膜１１の形成、コンタクト孔の形
成を経て、カソード電極８を形成し、裏面にはアノード
電極７を形成して、第１の実施例の素子構造が完成する
。

この製造方法によれば、第１ベース領域１２゜第２ベー
ス領域１３がゲート電極１０に対して自己整合的に形成
され、所望のサイリスタ特性か歩留まり良く得られる。

本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。

［発明の効果コ 以上説明したように本発明によれば、ｐ型べ一ス層のチ
ャネル領域となる第１ベース領域とｎ型エミツタ層下の
第２ベース領域の不純物濃度や深さをそれぞれ最適の条
件に設定して、ゲート電極下のしきい値を適正値に保ち
ながら、所望のサイリスタ特性を得ることを可能とした
絶縁ゲート付サイリスタを提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の絶縁ゲート付サイリス
タの平面図、 第２図は第１図のＡ−Ａ’断面図、 第３図は第１図のＢ−Ｂ’断面図、 第４図は第１図のｃ−ｃ’断面図、 第５図は第１ベース領域の拡散層レイアウト図、第６図
は第２ベース領域の拡散層レイアウト図、第７図はｎ＋
型エミッタ層の拡散層レイアウト図、 第８図は第２の実施例の絶縁ゲート付サイリスタの平面
図、 第９図は第８図のＡ−Ａ’断面図、 第１０図は第８図のＢ−Ｂ’断面図、 第１１図は第８図のｃ−ｃ’断面図、 第１２図は第３の実施例の絶縁ゲート付サイリスタの平
面図、 第１３図は第１２図のＡ−Ａ’断面図、第１４図は第１
２図のＢ−Ｂ’断面図、第１５図は第１２図のｃ−ｃ’
断面図、第１６図は第４の実施例の絶縁ゲート付サイリ
スタの平面図、 第１７図は第１６図のＡ−Ａ’断面図、第１８図は第１
６図のＢ−Ｂ’断面図、第１９図は第１６図のｃ−ｃ’
断面図、第２０図（ａ）〜（ｄ）は第１の実施例の素子
の製造工程を示す断面図、 第２１図は従来の絶縁ゲート付サイリスタの断面図であ
る。 １・・・ｐ“型エミツタ層、２・・・ｎ３型バツフア草
、３・・・ｎ−型ベース層、４・・・ｐ型ベース層、１
２・・・第１ベース領域、１３・・・第２ベース領域、
５・・・ｎ”型エミツタ層、６・・・ｐ＋型層、７・・
・アノード電極、８・・・カソード電極、９・・・ゲー
ト絶縁膜、１０・・・ゲート電極、１１・・・層間絶縁
膜、ＣＨ・・・チャネル領域。 出願人代理人　弁理士　鈴江武彦 Ａ 第４図 第５図 Ａ 第１１図 Ａ 第１５図 Ａ 第１９図 第２０図 第２０図

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型エミッタ層と、この第１導電型エミッ
   タ層に接して設けられた第２導電型ベース層と、この第
   ２導電型ベース層の表面部に選択的に拡散形成された第
   １導電型ベース層と、この第１導電型ベース層表面部に
   選択的に拡散形成された第２導電型エミッタ層と、前記
   第１導電型ベース層の前記第２導電型エミッタ層と第１
   導電型ベース層に挾まれた領域をチャネル領域としてこ
   の上にゲート絶縁膜を介して形成されたゲート電極と、
   前記第１導電型エミッタ層に設けられた第１の主電極と
   、前記第２導電型エミッタ層に設けられた第２の主電極
   とを備えた絶縁ゲート付サイリスタにおいて、 前記第１導電型ベース層は、前記チャネル領域が形成さ
   れる第１ベース領域と、この第１ベース領域とは別工程
   で前記第２導電型エミッタ層下に形成された第２ベース
   領域とから構成されていることを特徴とする絶縁ゲート
   付サイリスタ。（２）前記第１ベース領域は前記第２ベ
   ース領域より不純物濃度が低く、かつ深く形成されてい
   ることを特徴とする請求項１記載の絶縁ゲート付サイリ
   スタ。 （３）前記第１ベース領域は前記第２ベース領域より不
   純物濃度が高く、かつ浅く形成されていることを特徴と
   する請求項１記載の絶縁ゲート付サイリスタ。 （４）前記第１ベース領域と第２ベース領域のうち、不
   純物濃度の高い方の領域と接続して第１導電型高濃度層
   が形成されて、前記第２の主電極はこの第１導電型高濃
   度層にコンタクトさせていることを特徴とする請求項１
   記載の絶縁ゲート付サイリスタ。 （５）前記ゲート電極はストライプ状パターンをもって
   複数本配設形成され、前記第１ベース領域は前記ゲート
   電極パターンのエッジに沿うストライプ状パターン部と
   、これらのストライプ状パターン部の間を所定間隔毎に
   連結する連結パターン部とからなる第１導電型拡散層に
   より構成され、前記連結パターン部に第１導電型高濃度
   層が形成されて、前記第２の主電極はこの第１導電型高
   濃度層にコンタクトさせていることを特徴とする請求項
   １記載の絶縁ゲート付サイリスタ。 （６）前記第２の主電極とは分離形成された制御電極を
   設け、この制御電極を前記第１導電型ベース層にコンタ
   クトさせていることを特徴とする請求項１記載の絶縁ゲ
   ート付サイリスタ。 （７）前記第２導電型高濃度層に前記第２の主電極に代
   えて前記制御電極をコンタクトさせていることを特徴と
   する請求項４または５に記載の絶縁ゲート付サイリスタ
   。