JPH04206763A - 半導体装置 - Google Patents
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- JPH04206763A JPH04206763A JP33742890A JP33742890A JPH04206763A JP H04206763 A JPH04206763 A JP H04206763A JP 33742890 A JP33742890 A JP 33742890A JP 33742890 A JP33742890 A JP 33742890A JP H04206763 A JPH04206763 A JP H04206763A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000011347 resin Substances 0.000 claims description 4
- 229920005989 resin Polymers 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 7
- 238000009740 moulding (composite fabrication) Methods 0.000 abstract 2
- 238000003754 machining Methods 0.000 abstract 1
- 238000000465 moulding Methods 0.000 description 4
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この説明は、半導体装置に関し、特にマイクロ波に使用
される半導体のフレームの形状に関するものである。
される半導体のフレームの形状に関するものである。
第３図及び第４図は従来の半導体装置を示すもので、第
３図はリードフレーム上への半導体素子の実装状態の斜
視図、第４図は第３図のもののモールド後のＡ−Ａ断面
である。
３図はリードフレーム上への半導体素子の実装状態の斜
視図、第４図は第３図のもののモールド後のＡ−Ａ断面
である。
図において、（１）は半導体チップ、（２）〜（４）は
リードフレーム、（５）は金線である。次に動作につい
て説明する。第４図の半導体装置は、半導体チップ（１
）が取り付けられるリード（２）とこれに直角に交わる
方向のリード（３） （４）をそなえているリードフレ
ームで構成している。このフレームは通常Ａｇ等のメツ
キが施されている。リード（２）の中央部には半導体素
子（１）が、金錫圧等により接着され、金ｊｌ（５）に
より各リード（２１（３） （４）に、配線される。そ
の後エポキシ等の樹脂（６）を用いトランスファーモー
ルドにより封止される。
リードフレーム、（５）は金線である。次に動作につい
て説明する。第４図の半導体装置は、半導体チップ（１
）が取り付けられるリード（２）とこれに直角に交わる
方向のリード（３） （４）をそなえているリードフレ
ームで構成している。このフレームは通常Ａｇ等のメツ
キが施されている。リード（２）の中央部には半導体素
子（１）が、金錫圧等により接着され、金ｊｌ（５）に
より各リード（２１（３） （４）に、配線される。そ
の後エポキシ等の樹脂（６）を用いトランスファーモー
ルドにより封止される。
完成品は、リードフォーミング等による曲げを行い（（
７）部）回路基板へこのリード部が半田付けにより実装
される。
７）部）回路基板へこのリード部が半田付けにより実装
される。
従来のリードフレームは以上の様に構成されているので
、モールド部から外部へ出されるリードは、モールド部
の厚み方向のほぼ中央がらとなる。
、モールド部から外部へ出されるリードは、モールド部
の厚み方向のほぼ中央がらとなる。
このため回路実装基板への取り付けはこのリートのフォ
ーミング等を行いモールド下面と同一となる高さへリー
ドを曲げる必要かある。
ーミング等を行いモールド下面と同一となる高さへリー
ドを曲げる必要かある。
このめた、チップより回路実装基板までの距離が長くな
り使用する周波数帯域が高い同種の半導体では、損失が
大きくなり特性劣化を引き起こし、半導体チップの性能
を十分引き出せないという問題点があった。
り使用する周波数帯域が高い同種の半導体では、損失が
大きくなり特性劣化を引き起こし、半導体チップの性能
を十分引き出せないという問題点があった。
この発明は上記以上のような問題点を解決するためにな
されたもので、チップの性能を最大限に引き出すことが
できる半導体装置を得ることを目的とする。
されたもので、チップの性能を最大限に引き出すことが
できる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、リードフレームのリード
の取り出しをモールド下面より行うように、リードフレ
ームのモールド内部に入る部分をフォーミング加工し、
チップ取付、ワイヤポンドをリードフレームの裏面に行
う様にしたものである。
の取り出しをモールド下面より行うように、リードフレ
ームのモールド内部に入る部分をフォーミング加工し、
チップ取付、ワイヤポンドをリードフレームの裏面に行
う様にしたものである。
二の発明における半導体装置は、リードフレームがモー
ルド内部がフォーミングされたものにより形成され、モ
ールド下面よりリードが取り出すようにしたので、高周
波領域での損失を減少する。
ルド内部がフォーミングされたものにより形成され、モ
ールド下面よりリードが取り出すようにしたので、高周
波領域での損失を減少する。
第１図は、この発明の一実施例による半導体装置の実装
斜視図、第２図はモールド後の第１図のＡ−Ａ断面図で
ある。図において、（１）は半導体素子、（５）は金線
、（６）はモールド、（８）〜叫はリードフレーム、α
υはリードフレームフォーミング部である。
斜視図、第２図はモールド後の第１図のＡ−Ａ断面図で
ある。図において、（１）は半導体素子、（５）は金線
、（６）はモールド、（８）〜叫はリードフレーム、α
υはリードフレームフォーミング部である。
第２図の半導体装置は、各々のリードフレーム（８１（
９）αωのモールド（６）に収納される部分は、全てフ
ォーミングαυされており、外部への取り出しは、リー
ド下面より引き出されている。半導体素子（５）とワイ
ヤポンドの金線（５）は、リードフレーム（８） （９
）００）のモールド（６）内に収納されている部分の裏
面で行われている。
９）αωのモールド（６）に収納される部分は、全てフ
ォーミングαυされており、外部への取り出しは、リー
ド下面より引き出されている。半導体素子（５）とワイ
ヤポンドの金線（５）は、リードフレーム（８） （９
）００）のモールド（６）内に収納されている部分の裏
面で行われている。
次に動作について説明する。
上記のような構造のリードフレーム（８）〜αＯ）より
、モールド（６）より引き出されるリードは、モールド
（６）より下面より水平方向となる。このため、回路実
装基板の半導体装置の取付けは、フラットになるため、
半導体チップより実装される回路基板までの距離が短く
なる。
、モールド（６）より引き出されるリードは、モールド
（６）より下面より水平方向となる。このため、回路実
装基板の半導体装置の取付けは、フラットになるため、
半導体チップより実装される回路基板までの距離が短く
なる。
以上の様に、この発明によれば、モールドよりのリード
引き出しは、モールド下面より水平になり、また実装基
板への取付部は、モールド内チップ部分からの距離が大
幅に短（でき、この種の高周波領域での損失を押さえる
ことが出来、半導体素子の性能を十分に引き出すことが
出来るという効果がある。
引き出しは、モールド下面より水平になり、また実装基
板への取付部は、モールド内チップ部分からの距離が大
幅に短（でき、この種の高周波領域での損失を押さえる
ことが出来、半導体素子の性能を十分に引き出すことが
出来るという効果がある。
第１図のこの発明の一実施例によるリードフレームの斜
視図、第２図は、第１図のモールド後のＡ−Ａ断面図、
第３図は従来のリードフレームの斜視図、第４図は、第
３図のモールド後のＡ−Ａ断面図（〕オーミンク後）で
ある。図において、（１）は半導体素子、（２） （３
） （４）は従来のリードフレーム図、（５）は金線、
（６）はモールド、ｆ８） （９）α０）はリードフレ
ーム、αυはリードフレームフォーミング部である。 なお、図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄竿１図 ／＼Ａ フオーミシグ舎↑ 峯２図 １ｙ３ 圓 寥４図
視図、第２図は、第１図のモールド後のＡ−Ａ断面図、
第３図は従来のリードフレームの斜視図、第４図は、第
３図のモールド後のＡ−Ａ断面図（〕オーミンク後）で
ある。図において、（１）は半導体素子、（２） （３
） （４）は従来のリードフレーム図、（５）は金線、
（６）はモールド、ｆ８） （９）α０）はリードフレ
ーム、αυはリードフレームフォーミング部である。 なお、図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄竿１図 ／＼Ａ フオーミシグ舎↑ 峯２図 １ｙ３ 圓 寥４図
Claims (1)
- 半導体素子をリードフレームに取付けて、樹脂モール
ドするタイプの半導体装置において、リードフレームの
樹脂をモールド内に収納される部分をフォーミング処理
し、上記リードフレームの取付面と同じ面に半導体素子
を取り付け、上記リードフレームの取り出し部を上記樹
脂モールドの平面より水平に取り出したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33742890A JPH04206763A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33742890A JPH04206763A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206763A true JPH04206763A (ja) | 1992-07-28 |
Family
ID=18308538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33742890A Pending JPH04206763A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872886A3 (en) * | 1997-04-17 | 1999-02-03 | Nec Corporation | Plastic-encapsulated semiconductor device and fabrication method thereof |
-
1990
- 1990-11-30 JP JP33742890A patent/JPH04206763A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872886A3 (en) * | 1997-04-17 | 1999-02-03 | Nec Corporation | Plastic-encapsulated semiconductor device and fabrication method thereof |
| US6175150B1 (en) | 1997-04-17 | 2001-01-16 | Nec Corporation | Plastic-encapsulated semiconductor device and fabrication method thereof |
| AU739545B2 (en) * | 1997-04-17 | 2001-10-18 | Nec Electronics Corporation | Plastic-Encapsulated Semiconductor Device and Fabrication Method Thereof |
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