JPH0420529B2 - - Google Patents
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- Publication number
- JPH0420529B2 JPH0420529B2 JP26108784A JP26108784A JPH0420529B2 JP H0420529 B2 JPH0420529 B2 JP H0420529B2 JP 26108784 A JP26108784 A JP 26108784A JP 26108784 A JP26108784 A JP 26108784A JP H0420529 B2 JPH0420529 B2 JP H0420529B2
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- JP
- Japan
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- level
- power supply
- mos transistor
- transistor
- voltage
- Prior art date
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- Expired
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- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の異なる電源電圧の切換えを行
なう電圧切換回路に関する。
なう電圧切換回路に関する。
第３図に従来の２つの電源電圧を切換える電圧
切換回路を示す。第３図において１，２は電源電
圧切換信号端子であり、端子１に入力される信号
は“Ｈ”レベルが電源電圧Ｖ１、“Ｌ”レベルが
グランドレベルであり、端子２に入力される信号
は“Ｈ”レベルが電源電圧Ｖ２、“Ｌ”レベルが
グランドレベルである。３，４は共に第１、第２
のＮチヤンネル型MOSトランジスタであり、こ
れらは電源Ｖ１，Ｖ２間に直列に接続されてお
り、５は両トランジスタ３，４の接続点から取り
出された出力端子である。
切換回路を示す。第３図において１，２は電源電
圧切換信号端子であり、端子１に入力される信号
は“Ｈ”レベルが電源電圧Ｖ１、“Ｌ”レベルが
グランドレベルであり、端子２に入力される信号
は“Ｈ”レベルが電源電圧Ｖ２、“Ｌ”レベルが
グランドレベルである。３，４は共に第１、第２
のＮチヤンネル型MOSトランジスタであり、こ
れらは電源Ｖ１，Ｖ２間に直列に接続されてお
り、５は両トランジスタ３，４の接続点から取り
出された出力端子である。
次に動作について説明する。
まず、入力信号端子１から入力信号１が“Ｈ”
レベルで入力され、入力信号端子２から入力信号
２が“Ｌ”レベルで入力された場合は、第１のＮ
チヤンネル型MOSトランジスタ３はゲートがV1
レベル、ドレインもV1レベルであるので、該ト
ランジスタはそのソース、即ち出力端子５の電圧
レベルＶ５が次の(1)式を満足するときに限り、導
通する。
レベルで入力され、入力信号端子２から入力信号
２が“Ｌ”レベルで入力された場合は、第１のＮ
チヤンネル型MOSトランジスタ３はゲートがV1
レベル、ドレインもV1レベルであるので、該ト
ランジスタはそのソース、即ち出力端子５の電圧
レベルＶ５が次の(1)式を満足するときに限り、導
通する。
V5≦V1−Vth3 ……(1)
ここでVth3は第１のＮチヤンネル型MOSトラ
ンジスタ３のしきい値である。また第２のＮチヤ
ンネル型MOSトランジスタ４はそのゲートが
“Ｌ”レベルとなつているため、出力端子５のレ
ベルにかかわらず非導通となつている。従つてそ
の出力レベルは最大で上記V1−Vth3となり、そ
れ以上のレベルにはなり得ない。
ンジスタ３のしきい値である。また第２のＮチヤ
ンネル型MOSトランジスタ４はそのゲートが
“Ｌ”レベルとなつているため、出力端子５のレ
ベルにかかわらず非導通となつている。従つてそ
の出力レベルは最大で上記V1−Vth3となり、そ
れ以上のレベルにはなり得ない。
次に入力信号端子１からの入力信号１が“Ｌ”
レベルでかつ入力信号端子２からの入力信号２が
“Ｈ”レベルの場合は、トランジスタ３はそのゲ
ートが“Ｌ”レベルで、常に非導通であり、また
トランジスタ４のゲートはV2レベルにあり、ド
レインもV2レベルであるので、トランジスタ４
はそのソース、即ち出力端子５のレベルＶ５が次
の(2)式を満足するときに限り、導通する。
レベルでかつ入力信号端子２からの入力信号２が
“Ｈ”レベルの場合は、トランジスタ３はそのゲ
ートが“Ｌ”レベルで、常に非導通であり、また
トランジスタ４のゲートはV2レベルにあり、ド
レインもV2レベルであるので、トランジスタ４
はそのソース、即ち出力端子５のレベルＶ５が次
の(2)式を満足するときに限り、導通する。
V5≦V2−Vth4 ……(2)
ここでVth4は第２のＮチヤンネル型MOSトラ
ンジスタ４のしきい値電圧である。従つてこの場
合の出力端子５のレベルの最大値は上記V2−
Vth4となる。
ンジスタ４のしきい値電圧である。従つてこの場
合の出力端子５のレベルの最大値は上記V2−
Vth4となる。
第４図はこの様子をグラフに示したものであ
る。入力信号１が“Ｈ”レベルで、入力信号２が
“Ｌ”レベルの時、前記のように出力電圧は第４
図のａ＝V1−Vth3となり、入力信号１が“Ｌ”
レベルで、入力信号２が“Ｈ”レベルの時、前記
のように出力電圧は第４図のｂ＝V2−Vth4とな
る。この図からも解るようにいずれも出力電圧は
それぞれ各トランジスタのしきい値電圧分だけ小
さくなつている。
る。入力信号１が“Ｈ”レベルで、入力信号２が
“Ｌ”レベルの時、前記のように出力電圧は第４
図のａ＝V1−Vth3となり、入力信号１が“Ｌ”
レベルで、入力信号２が“Ｈ”レベルの時、前記
のように出力電圧は第４図のｂ＝V2−Vth4とな
る。この図からも解るようにいずれも出力電圧は
それぞれ各トランジスタのしきい値電圧分だけ小
さくなつている。
このようにこの従来の電圧切換回路では、第４
図からも解るように出力電圧が電源電圧と同じレ
ベルとはならず、駆動トランジスタのしきい値電
圧分だけ低下したレベルとなつている。このため
この出力を内部回路の電源として使用するような
時は動作速度及び動作電源電圧領域の面で不利を
もたらしていた。
図からも解るように出力電圧が電源電圧と同じレ
ベルとはならず、駆動トランジスタのしきい値電
圧分だけ低下したレベルとなつている。このため
この出力を内部回路の電源として使用するような
時は動作速度及び動作電源電圧領域の面で不利を
もたらしていた。
この発明はこのような問題点を解決するために
なされたもので、その出力電圧がトランジスタの
しきい値分だけ低くなることを防止できる電圧切
換回路を提供することを目的とするものである。
なされたもので、その出力電圧がトランジスタの
しきい値分だけ低くなることを防止できる電圧切
換回路を提供することを目的とするものである。
この発明に係る電圧切換回路は、Ｎチヤンネル
型MOSトランジスタを使用し、そのソースを出
力とするのではなく、Ｐチヤンネル型MOSトラ
ンジスタを使用し、そのドレインを出力とするも
のであり、さらにこの出力と低い側の電源との間
にＮチヤンネル型MOSトランジスタを接続した
ものである。
型MOSトランジスタを使用し、そのソースを出
力とするのではなく、Ｐチヤンネル型MOSトラ
ンジスタを使用し、そのドレインを出力とするも
のであり、さらにこの出力と低い側の電源との間
にＮチヤンネル型MOSトランジスタを接続した
ものである。
〔作用〕
この発明においては、Ｐチヤンネル型MOSト
ランジスタのドレインを出力として使用したか
ら、その出力において駆動トランジスタのしきい
値電圧分の低下をきたすことはなく、出力電圧が
電源電圧と同じレベルとなる。
ランジスタのドレインを出力として使用したか
ら、その出力において駆動トランジスタのしきい
値電圧分の低下をきたすことはなく、出力電圧が
電源電圧と同じレベルとなる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による電圧切換回路
を示す。図において、１０，１１，１２は電源電
圧切換信号端子であり、端子１０に入力される信
号は電源電圧がV1＞V2のとき、“Ｈ”レベルが
V1、“Ｌ”レベルがグランドレベルであり、端子
１１に入力される信号も信号１０と同じ振幅を持
つものである。また、端子１２に入力される信号
は信号１０と同じ振幅を持ち、かつ信号１１と逆
の位相を持つものである。１３，１４は第１、第
２のＰチヤンネル型MOSトランジスタ、１５は
第３のＮチヤンネル型MOSトランジスタであり、
第１、第２のトランジスタ１３，１４は電源Ｖ１
とＶ２との間に直列に接続され、第３のトランジ
スタ１５は両トランジスタの接続点である出力端
子５と電源Ｖ２との間に接続されている。
を示す。図において、１０，１１，１２は電源電
圧切換信号端子であり、端子１０に入力される信
号は電源電圧がV1＞V2のとき、“Ｈ”レベルが
V1、“Ｌ”レベルがグランドレベルであり、端子
１１に入力される信号も信号１０と同じ振幅を持
つものである。また、端子１２に入力される信号
は信号１０と同じ振幅を持ち、かつ信号１１と逆
の位相を持つものである。１３，１４は第１、第
２のＰチヤンネル型MOSトランジスタ、１５は
第３のＮチヤンネル型MOSトランジスタであり、
第１、第２のトランジスタ１３，１４は電源Ｖ１
とＶ２との間に直列に接続され、第３のトランジ
スタ１５は両トランジスタの接続点である出力端
子５と電源Ｖ２との間に接続されている。
第２図は本実施例の電圧切換回路の出力波形を
示したもので、ｅ、ｆはそれぞれ各入力条件にお
ける出力レベルを示している。
示したもので、ｅ、ｆはそれぞれ各入力条件にお
ける出力レベルを示している。
次に動作について説明する。まず、入力信号１
０が“Ｌ”レベルで、入力信号１１，１２がそれ
ぞれ”Ｈ”、“Ｌ”レベルのときは、第１のＰチヤ
ンネル型MOSトランジスタ１３はゲードが“Ｌ”
レベル、ソースがV1レベルであるので、そのド
レインレベルに関係なく、信号１０のレベルＶ１
０は次の(3)式を満足することとなり、トランジス
タ１３は導通する。
０が“Ｌ”レベルで、入力信号１１，１２がそれ
ぞれ”Ｈ”、“Ｌ”レベルのときは、第１のＰチヤ
ンネル型MOSトランジスタ１３はゲードが“Ｌ”
レベル、ソースがV1レベルであるので、そのド
レインレベルに関係なく、信号１０のレベルＶ１
０は次の(3)式を満足することとなり、トランジス
タ１３は導通する。
V10≦V1−Vth13 ……(3)
ここでVth13は第１のＰチヤンネル型MOSト
ランジスタ１３のしきい値電圧である。また、第
２のＰチヤンネル型MOSトランジスタ１４はゲ
ートがV1レベル、第３のＮチヤンネル型MOSト
ランジスタ１５はゲートがグランドレベルである
ので、両トランジスタは非導通となる。
ランジスタ１３のしきい値電圧である。また、第
２のＰチヤンネル型MOSトランジスタ１４はゲ
ートがV1レベル、第３のＮチヤンネル型MOSト
ランジスタ１５はゲートがグランドレベルである
ので、両トランジスタは非導通となる。
即ち、出力端子５のレベルは駆動トランジスタ
１３のしきい値電圧Vth13による電圧降下はな
く、電源電圧V1レベルをとることができる。第
４図のｅはこの状態を示したもので、ｅ＝V1で
ある。
１３のしきい値電圧Vth13による電圧降下はな
く、電源電圧V1レベルをとることができる。第
４図のｅはこの状態を示したもので、ｅ＝V1で
ある。
次に、入力信号１０が“Ｈ”レベルでかつ入力
信号１１，１２がそれぞれ“Ｌ”、“Ｈ”レベルの
ときは、第１のＰチヤンネル型MOSトランジス
タ１３はゲートがV1レベル、ソースもV1レベル
であるので非導通となる。また、第２のＰチヤン
ネル型MOSトランジスタ１４はそのゲートが
“Ｌ”レベル、ソースがV2レベルであるので、信
号１１のレベルＶ１１は次の(4)式を満足すること
となり、Ｐチヤンネル型MOSトランジスタ１４
は導通する。
信号１１，１２がそれぞれ“Ｌ”、“Ｈ”レベルの
ときは、第１のＰチヤンネル型MOSトランジス
タ１３はゲートがV1レベル、ソースもV1レベル
であるので非導通となる。また、第２のＰチヤン
ネル型MOSトランジスタ１４はそのゲートが
“Ｌ”レベル、ソースがV2レベルであるので、信
号１１のレベルＶ１１は次の(4)式を満足すること
となり、Ｐチヤンネル型MOSトランジスタ１４
は導通する。
V11≦V2−Vth14 ……(4)
ここでVth14は第２のＰチヤンネル型MOSト
ランジスタ１４のしきい値電圧である。よつて出
力端子５のレベルはV2レベルとなる。
ランジスタ１４のしきい値電圧である。よつて出
力端子５のレベルはV2レベルとなる。
ここで２個のＰチヤンネル型MOSトランジス
タを第１図に示すように構成した場合、その基板
電位は、電源電圧の低い方の電源レベルにするこ
とはできない。従つて基板電位はこの場合V1レ
ベルとしなければならない。このためトランジス
タ１４は導通はしているものの基板バイアス効果
が加わり、実効的なしきい値電圧が増加し、その
電流供給能力は減少してしまう。このため本実施
例では、第３のＮチヤンネル型MOSトランジス
タ１５を追加しており、上記のように信号１１が
“Ｌ”レベルでトランジスタ１４が導通している
場合トランジスタ１５のゲートはその入力信号が
“Ｈ”レベルであるのでV1レベル、ソースは最大
でもV2レベル、ドレインはV2レベルであるの
で、トランジスタ１５は導通し、出力端子５の電
流供給能力を向上させることができる。
タを第１図に示すように構成した場合、その基板
電位は、電源電圧の低い方の電源レベルにするこ
とはできない。従つて基板電位はこの場合V1レ
ベルとしなければならない。このためトランジス
タ１４は導通はしているものの基板バイアス効果
が加わり、実効的なしきい値電圧が増加し、その
電流供給能力は減少してしまう。このため本実施
例では、第３のＮチヤンネル型MOSトランジス
タ１５を追加しており、上記のように信号１１が
“Ｌ”レベルでトランジスタ１４が導通している
場合トランジスタ１５のゲートはその入力信号が
“Ｈ”レベルであるのでV1レベル、ソースは最大
でもV2レベル、ドレインはV2レベルであるの
で、トランジスタ１５は導通し、出力端子５の電
流供給能力を向上させることができる。
以上のように、この発明に係る電圧切換回路に
よれば、電圧切換回路を２つのＰチヤンネル型
MOSトランジスタで構成し、さらに第３のＮチ
ヤンネル型MOSトランジスタを付加したので、
２つの異なる電源電圧レベルをレベル降下するこ
となく、そのまま出力として得ることができ、し
かも２つの電源電圧のうちレベルの低い側を出力
しようとするときに、その電流を安定供給でき、
電流供給能力が大幅に向上する。即ち、この発明
は動作速度が速く、動作電源電圧領域が広い半導
体装置を提供できるものである。
よれば、電圧切換回路を２つのＰチヤンネル型
MOSトランジスタで構成し、さらに第３のＮチ
ヤンネル型MOSトランジスタを付加したので、
２つの異なる電源電圧レベルをレベル降下するこ
となく、そのまま出力として得ることができ、し
かも２つの電源電圧のうちレベルの低い側を出力
しようとするときに、その電流を安定供給でき、
電流供給能力が大幅に向上する。即ち、この発明
は動作速度が速く、動作電源電圧領域が広い半導
体装置を提供できるものである。
第１図は本発明の一実施例による電圧切換回路
を示す図、第２図は第１図の出力電圧を示す図、
第３図は従来の電圧切換回路を示す図、第４図は
その出力電圧を示す図である。 １０，１１，１２……電源電圧切換信号、１
３，１４……第１、第２のＰチヤンネル型MOS
トランジスタ、１５……第３のＮチヤンネル型
MOSトランジスタ、５……出力端子。なお図中
同一符号は同一又は相当部分を示す。
を示す図、第２図は第１図の出力電圧を示す図、
第３図は従来の電圧切換回路を示す図、第４図は
その出力電圧を示す図である。 １０，１１，１２……電源電圧切換信号、１
３，１４……第１、第２のＰチヤンネル型MOS
トランジスタ、１５……第３のＮチヤンネル型
MOSトランジスタ、５……出力端子。なお図中
同一符号は同一又は相当部分を示す。
Claims (1)
- １ ２つの異なる電源電圧を切換出力する電圧切
換回路であつて、第１のＰチヤンネル型MOSト
ランジスタ、第２のＰチヤンネル型MOSトラン
ジスタ及び第３のＮチヤンネル型MOSトランジ
スタを備え、前記第１のＰチヤンネル型MOSト
ランジスタのゲートは第１の電源電圧切換信号端
子に、ソースは第１の電源に、ドレインは出力端
子に接続され、前記第２のＰチヤンネル型MOS
トランジスタのゲートは第２の電源電圧切換信号
端子に、ソースは第２の電源に、ドレインは前記
第１のＰチヤンネル型MOSトランジスタのドレ
インに接続され、前記第３のＮチヤンネル型
MOSトランジスタのゲートは第３の電源電圧切
換信号端子に、ソースは前記第１、第２のＰチヤ
ンネル型MOSトランジスタのドレインに、ドレ
インは第２の電源にそれぞれ接続されていること
を特徴とする電圧切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26108784A JPS61139120A (ja) | 1984-12-10 | 1984-12-10 | 電圧切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26108784A JPS61139120A (ja) | 1984-12-10 | 1984-12-10 | 電圧切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139120A JPS61139120A (ja) | 1986-06-26 |
| JPH0420529B2 true JPH0420529B2 (ja) | 1992-04-03 |
Family
ID=17356900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26108784A Granted JPS61139120A (ja) | 1984-12-10 | 1984-12-10 | 電圧切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139120A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426455A (en) * | 1993-05-10 | 1995-06-20 | Compaq Computer Corporation | Three element switched digital drive system for an ink jet printhead |
-
1984
- 1984-12-10 JP JP26108784A patent/JPS61139120A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139120A (ja) | 1986-06-26 |
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