JPS617665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS617665A JPS617665A JP12749184A JP12749184A JPS617665A JP S617665 A JPS617665 A JP S617665A JP 12749184 A JP12749184 A JP 12749184A JP 12749184 A JP12749184 A JP 12749184A JP S617665 A JPS617665 A JP S617665A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor device
- conductivity type
- unipolar
- unipolar element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に制御部と主駆動部が電
気的に絶縁された電気結合方式の半導体装置に関する。
気的に絶縁された電気結合方式の半導体装置に関する。
近年産業界における多様なエレクトロニクス化の進展に
伴い微小な制御信号でもって大きな電力の駆動を行うニ
ーズが増大している。この種のニーズ忙対しては制御部
と主駆動部の電気的な絶縁が必要である。このニーズを
満たす代表的な半導体素子として光結合素子（通称ホト
カプラ）がある。中でも光結合サイリスタは■順・逆両
方向の阻止能力を有する。■スイッチング後の電力損失
が小さい、■自己保持機能を有する等の利点をもってお
）、電子交換機用スイッチや固体リレー等に多用されて
いる。しかしいくつかの重要な問題点を有している。以
下に動作原理も含めて詳述する。
伴い微小な制御信号でもって大きな電力の駆動を行うニ
ーズが増大している。この種のニーズ忙対しては制御部
と主駆動部の電気的な絶縁が必要である。このニーズを
満たす代表的な半導体素子として光結合素子（通称ホト
カプラ）がある。中でも光結合サイリスタは■順・逆両
方向の阻止能力を有する。■スイッチング後の電力損失
が小さい、■自己保持機能を有する等の利点をもってお
）、電子交換機用スイッチや固体リレー等に多用されて
いる。しかしいくつかの重要な問題点を有している。以
下に動作原理も含めて詳述する。
第１図は光結合サイリスタを用いた典型的な基本回路構
成を示す。
成を示す。
スイッチ１をとじると発光素子２に電流が流れ光が放射
される。この光によってホトサイリスタ３に光電流が発
生し、ホトサイリスタが交流電源４により順バイアス状
態になるとこの光電流でもって点弧する。この場合ホト
サイリスタと発光素子が電気的に直流的に絶縁されてい
るので通常の電気結合方式と異なり次の利点を有する。
される。この光によってホトサイリスタ３に光電流が発
生し、ホトサイリスタが交流電源４により順バイアス状
態になるとこの光電流でもって点弧する。この場合ホト
サイリスタと発光素子が電気的に直流的に絶縁されてい
るので通常の電気結合方式と異なり次の利点を有する。
尚５゜６．７は抵抗である。
（ａ） 端子Ｂと端子りの間に電位差が存在しても制
御可能すなわち点弧動作等が可能である。
御可能すなわち点弧動作等が可能である。
ｂ）発光素子２を流れる電流がサイリスタ側に流れ込ま
ない。又この逆も起らない。
ない。又この逆も起らない。
一方以下の問題点を有する。
α）ホトサイリスタ３やトランジスタ１はもっばらＳｌ
をｍ−て作製されるが、発光素子はＧａＡ３等に代表さ
れる■−■族もしくは■−■族の化合物半導体を用いて
作製される。このように材料が異なるためハイブリッド
ＩＣ構成にせざるをえず、精密な組立作業を必要としコ
スト高をきたす。化合物半導体クエへの作製技術やその
加工技術がＳｉの技術に比べつたないこともコスト高を
助長している。
をｍ−て作製されるが、発光素子はＧａＡ３等に代表さ
れる■−■族もしくは■−■族の化合物半導体を用いて
作製される。このように材料が異なるためハイブリッド
ＩＣ構成にせざるをえず、精密な組立作業を必要としコ
スト高をきたす。化合物半導体クエへの作製技術やその
加工技術がＳｉの技術に比べつたないこともコスト高を
助長している。
（２）発光ダイオードの発光効率、ホトサイリスタの受
光効率１発光ダイオードからの光をホトサイリスタに伝
達する効率が小さ−。このためこれらの効率を相乗した
光結合効率が小さく、ホトサイリスタを駆動するに当り
発光素子に数ｍＡ程度の大きな制御電流を流す必要があ
る。
光効率１発光ダイオードからの光をホトサイリスタに伝
達する効率が小さ−。このためこれらの効率を相乗した
光結合効率が小さく、ホトサイリスタを駆動するに当り
発光素子に数ｍＡ程度の大きな制御電流を流す必要があ
る。
特公昭４２−２４８６３号公報、特公昭５３−４６５８
９号公報にはｐｎｐｎをＭＯＳゲート又はＭＯＳ・ＦＥ
Ｔでオン駆動する実施例が開示されている。
９号公報にはｐｎｐｎをＭＯＳゲート又はＭＯＳ・ＦＥ
Ｔでオン駆動する実施例が開示されている。
又特開昭５７−１９６６２６号公報にはＭＯＳ −’ｐ
ｐ：Ｔでオン・オフ両駆動を行う実施腕が開示されてい
る。これはいずれもゲートと主スィッチが絶縁されてい
るという特長は有するが、主スィッチの電位が７０−テ
ィング状態にある場合はオン駆動ができない。すなわち
ゲート電位か主スィッチのカソード電位より高い場合も
しくは低い場合のいずれかの場合にしかオン駆動できな
い。従って、ホトカブラと同等の機能は達成できないも
のである。
ｐ：Ｔでオン・オフ両駆動を行う実施腕が開示されてい
る。これはいずれもゲートと主スィッチが絶縁されてい
るという特長は有するが、主スィッチの電位が７０−テ
ィング状態にある場合はオン駆動ができない。すなわち
ゲート電位か主スィッチのカソード電位より高い場合も
しくは低い場合のいずれかの場合にしかオン駆動できな
い。従って、ホトカブラと同等の機能は達成できないも
のである。
本発明の目的はモノリシック構造で制御部と主駆動部を
直流的に絶縁せしめ得るとともに、主駆動部の電位がフ
ローティング状態にあっても制御可能にせしめ且つ制御
電流も小さくせしめ得る半導体装置を提供することにあ
る。
直流的に絶縁せしめ得るとともに、主駆動部の電位がフ
ローティング状態にあっても制御可能にせしめ且つ制御
電流も小さくせしめ得る半導体装置を提供することにあ
る。
上記目的を達成する本発明半導体装置の第１の特徴は、
少なくとも一つの順阻止接合と少なくとも一つの逆阻止
接合とを有するバイポーラｇ子から構成される半導体装
置に於いて、上記順阻止接合の少なくとも一つを短絡す
る様に接続される一方導電型ユニポーラ素子と他方導電
型ユニポーラ素子とを具備することにある。
少なくとも一つの順阻止接合と少なくとも一つの逆阻止
接合とを有するバイポーラｇ子から構成される半導体装
置に於いて、上記順阻止接合の少なくとも一つを短絡す
る様に接続される一方導電型ユニポーラ素子と他方導電
型ユニポーラ素子とを具備することにある。
本発明の好ましい実施態様では、上記バイポーラ素子は
、バイポーラトランジスタまたはサイリスタである。
、バイポーラトランジスタまたはサイリスタである。
また、本発明の好ましい実施態様では、上記半導体装置
は複数のバイポーラトランジスタから構成される。
は複数のバイポーラトランジスタから構成される。
さらに、本発明の好ましい実施態様では、上記一方導電
型ユニポーラ素子の制御端子と上記他方導電型ユニポー
ラ素子の制御端子とは接続されている。
型ユニポーラ素子の制御端子と上記他方導電型ユニポー
ラ素子の制御端子とは接続されている。
さらに、本発明の好ましｂ実施態様では、上記ユニポー
ラ素子は絶縁ゲート型電界効果トランジスタである。
ラ素子は絶縁ゲート型電界効果トランジスタである。
さらに、本発明の好ましい実施態様では、上記一方導電
屋豆二ボーラ素子と上記他方導電型ユニポーラ素子との
主端子は、上記バイポーラ素子の導電型の異なる領域に
接続されるか、または、上記一方導電型ユニポーラ素子
と上記他方導電型ユニポーラ素子とは並列接続される。
屋豆二ボーラ素子と上記他方導電型ユニポーラ素子との
主端子は、上記バイポーラ素子の導電型の異なる領域に
接続されるか、または、上記一方導電型ユニポーラ素子
と上記他方導電型ユニポーラ素子とは並列接続される。
さらに１本発明の好ましい実施態様では、上記 □バイ
ポーラ素子を形成する領域と上記ユニポーラ素子を形成
する領域とが共通一体化される。
ポーラ素子を形成する領域と上記ユニポーラ素子を形成
する領域とが共通一体化される。
本発明の第２の特徴は、少なくとも一つの順阻止接合と
少なくとも一つの逆阻止接合とを有するバイポーラ素子
から構成される半導体装置に於いて、上記順阻止接合の
少なくとも一つを短絡する様に接続される第１の一方導
電型ユニポーラ素子と第１の他方導電型ユニポーラ素子
と、上記逆阻止接合の少なくとも一つを短絡する様に接
続される第２の一方導電型ユニポーラ素子と第２の他方
導電型ユニポーラ素子とを具備することにある。
少なくとも一つの逆阻止接合とを有するバイポーラ素子
から構成される半導体装置に於いて、上記順阻止接合の
少なくとも一つを短絡する様に接続される第１の一方導
電型ユニポーラ素子と第１の他方導電型ユニポーラ素子
と、上記逆阻止接合の少なくとも一つを短絡する様に接
続される第２の一方導電型ユニポーラ素子と第２の他方
導電型ユニポーラ素子とを具備することにある。
本発明の好ましい実施態様では、上記バイポーラ素子は
サイリスタである。
サイリスタである。
また、本発明の好ましい実施態様では、上記第１の−１
導電型ユニポーラ素子の制御端子と上記第１の他方導電
型ユニポーラ素子の制御端子とは接続され、かつ、上記
第２の一方導電型ユニポーラ素子の制御端子と上記第２
の他方導成型ユニポーラ素子の制御端子とは接続されて
いる。
導電型ユニポーラ素子の制御端子と上記第１の他方導電
型ユニポーラ素子の制御端子とは接続され、かつ、上記
第２の一方導電型ユニポーラ素子の制御端子と上記第２
の他方導成型ユニポーラ素子の制御端子とは接続されて
いる。
さらに、本発明の好ましい実施態様では、上記第１の一
方導電型ユニポーラ素子と上記第１の他方導電型ユニポ
ーラ素子とは並列接続され、かつ上記第２の一方導電型
ユニポーラ素子と上記第２の他方導電型ユニポーラ素子
とは並列接続される。
方導電型ユニポーラ素子と上記第１の他方導電型ユニポ
ーラ素子とは並列接続され、かつ上記第２の一方導電型
ユニポーラ素子と上記第２の他方導電型ユニポーラ素子
とは並列接続される。
〈実施例１〉
第２図から第４図に本発明の第１の実施例を示す。第２
図（ａ）は基本構成を示す図、第２図ω）は第２図（ａ
）の接続状態を示す図、第２図（Ｃ）は第２図（ａ）。
図（ａ）は基本構成を示す図、第２図ω）は第２図（ａ
）の接続状態を示す図、第２図（Ｃ）は第２図（ａ）。
（ｂ）の等価な回路図、第３図は第２図（ａ）、（ｂ）
の表示記号を示す図、第４図は第１図に対応する基本回
路構成を示す図である。
の表示記号を示す図、第４図は第１図に対応する基本回
路構成を示す図である。
第２図（ａ）、 （ｂ）に於いて、８はバイポーラ素子
となるｐｔｎｔｐｚの三層から構成される電流制御形ｐ
ｎｐバイポーラトランジスタ（以下単にｐｎｐトランジ
スタと称す）であり、エミッタ接合ｐｔｎｔが逆阻止接
合を、コレクタ接合ｎ５ｐｚが順阻止接合を形成する。
となるｐｔｎｔｐｚの三層から構成される電流制御形ｐ
ｎｐバイポーラトランジスタ（以下単にｐｎｐトランジ
スタと称す）であり、エミッタ接合ｐｔｎｔが逆阻止接
合を、コレクタ接合ｎ５ｐｚが順阻止接合を形成する。
９はバイポーラ素子となるｎ１ｐｓｎ３の三層から構成
される電流制御形ｎｐｎバイボーラトランジスタ（以下
単にｎｐｎ）ランジスタと称す）であシ、コレクタ接合
ｎ２１）ｓが順阻止接合を、エミッタ接合ｐａｆｔｇが
逆阻“圧接合を形成する。
される電流制御形ｎｐｎバイボーラトランジスタ（以下
単にｎｐｎ）ランジスタと称す）であシ、コレクタ接合
ｎ２１）ｓが順阻止接合を、エミッタ接合ｐａｆｔｇが
逆阻“圧接合を形成する。
ここで、ｐｎｐトランジスタ８のベースｎ１とｎｐｎ）
ランジスタ９のコレクタｎ２とはｈｔ等の配線によって
接続され、また、ｐｎｐトランジスタ８のコレクタｐｚ
とｎｐｎ）ランジスタ９のベースｐ３とはＡｔ等の配線
によって接続される。
ランジスタ９のコレクタｎ２とはｈｔ等の配線によって
接続され、また、ｐｎｐトランジスタ８のコレクタｐｚ
とｎｐｎ）ランジスタ９のベースｐ３とはＡｔ等の配線
によって接続される。
１０はユニポーラ素子となるｐチャネル絶縁ゲート型電
界効果トランジスタ（以下単にｐチャネルＭＯ８−ＦＥ
’Ｉ’と称す）であり、ソース及びドレインｐ４＃ ｐ
Ｉは、ｎｐｎ）ランジスタ８のエミッタｐ１及びコレク
タｐ２にＡｔ等の配線によって、少なくともコレクタ接
合ｎ［）ａを短絡する様に夫々接続される。１１はユニ
ポーラ素子となるｎチャネル絶縁ゲート型電界効果トラ
ンジスタｃ以下単にｎチャネルＭＯ８−ＦＥＴと称す）
であり、ドレイン及びソース”５ｍ”＠はｎｐｎｌ・ラ
ンジスタ９のコレクタｎ２及びエミッタｎ５ＫＡｔ等の
配線によって少なくともコレクタ接合ｎｘｐｓを短絡す
る様に夫々接続される。ここで、ｐｎｐトランジスタ８
、”ｐｎ）ランジスタ９、ｐチャネｋＭＯ８−ＦＥＴＩ
Ｏ，ｎチャネルＭＯ８・ＦＥＴＩＩは、例えばＦ、Ｈ
，ＬＥＥ ： ＩＥＥＥ’ｌ’ｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＶＯｌ。
界効果トランジスタ（以下単にｐチャネルＭＯ８−ＦＥ
’Ｉ’と称す）であり、ソース及びドレインｐ４＃ ｐ
Ｉは、ｎｐｎ）ランジスタ８のエミッタｐ１及びコレク
タｐ２にＡｔ等の配線によって、少なくともコレクタ接
合ｎ［）ａを短絡する様に夫々接続される。１１はユニ
ポーラ素子となるｎチャネル絶縁ゲート型電界効果トラ
ンジスタｃ以下単にｎチャネルＭＯ８−ＦＥＴと称す）
であり、ドレイン及びソース”５ｍ”＠はｎｐｎｌ・ラ
ンジスタ９のコレクタｎ２及びエミッタｎ５ＫＡｔ等の
配線によって少なくともコレクタ接合ｎｘｐｓを短絡す
る様に夫々接続される。ここで、ｐｎｐトランジスタ８
、”ｐｎ）ランジスタ９、ｐチャネｋＭＯ８−ＦＥＴＩ
Ｏ，ｎチャネルＭＯ８・ＦＥＴＩＩは、例えばＦ、Ｈ
，ＬＥＥ ： ＩＥＥＥ’ｌ’ｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＶＯｌ。
ＥＤ−１５，４９，１９６８，ｐ６４５ に示される
様なＥｐｉｔａｘｉａｌ ｐａｓｓｉｖａｔｅｄ 工ｎ
ｔｅｇｒａｔｅｄＣ１ｒｃｕｉｔ（ＥＰＩＣ） プロ
セスで作成した誘電体分離基板の単結晶島内に独立に形
成され、前述の如＜Ａｔ等によって配線されモノリシッ
ク手導体装置を構成する。
様なＥｐｉｔａｘｉａｌ ｐａｓｓｉｖａｔｅｄ 工ｎ
ｔｅｇｒａｔｅｄＣ１ｒｃｕｉｔ（ＥＰＩＣ） プロ
セスで作成した誘電体分離基板の単結晶島内に独立に形
成され、前述の如＜Ａｔ等によって配線されモノリシッ
ク手導体装置を構成する。
尚、第２図（Ｃ）は、第２図（ｂ）に於いて、Ｉ）ｎＰ
）ランジスタ８とｐチャネルＭＯ８−ＦＥＴＩ Ｏと
が一体化され、かつ、ｎｐｎ）ランジスタ９とｎチャネ
ルＭＯ８−ＦＥ、Ｔｌｌとが一体化されたものである。
）ランジスタ８とｐチャネルＭＯ８−ＦＥＴＩ Ｏと
が一体化され、かつ、ｎｐｎ）ランジスタ９とｎチャネ
ルＭＯ８−ＦＥ、Ｔｌｌとが一体化されたものである。
さらに、第４図に於いて、制御端子Ｇｌ ａ ＧＭは共
通にスイッチに接続され、ｎｐｎ）ランジスタよ構成る
スイッチェ、抵抗５．７も誘電体分離基板の中く形成さ
れ、モノリシツン化されている。
通にスイッチに接続され、ｎｐｎ）ランジスタよ構成る
スイッチェ、抵抗５．７も誘電体分離基板の中く形成さ
れ、モノリシツン化されている。
本実施例の動作原理を第２図と第４図を用いて説明する
。
。
スイッチ１が開いているときはＡＩ 、Ｂｌは遮断状態
にある。スイッチｌを閉じると電源１５よシＧｓ、Ｇｉ
に、ＭＯＳ−１ｉ”ＥＴｌ Ｏ，１１のしきい値電圧
よシ高い電圧が印加される。従って順バイアス状態すな
わちＡｌの電位がＢ１の電位より十分高くなるとＡＩと
Ｂ１の間を導通状態にできる。この場合Ｇｔ 、 Ｇｓ
とＡ４ 、 Ｅｌ との電位の関係に係らず、いずれの
場合も導通を実現できる。
にある。スイッチｌを閉じると電源１５よシＧｓ、Ｇｉ
に、ＭＯＳ−１ｉ”ＥＴｌ Ｏ，１１のしきい値電圧
よシ高い電圧が印加される。従って順バイアス状態すな
わちＡｌの電位がＢ１の電位より十分高くなるとＡＩと
Ｂ１の間を導通状態にできる。この場合Ｇｔ 、 Ｇｓ
とＡ４ 、 Ｅｌ との電位の関係に係らず、いずれの
場合も導通を実現できる。
但しＢ、端子が電気的に７０−ティング状態にある場合
Ｇｓ、Ｇｉの電位とＡ４ 、 Ｂ１の電位の高低によっ
て動作機構が異るので各ケースについて以下に詳述する
。
Ｇｓ、Ｇｉの電位とＡ４ 、 Ｂ１の電位の高低によっ
て動作機構が異るので各ケースについて以下に詳述する
。
（Ｉ）Ｇ１．Ｇｘの電位が１３１＃ ＡＩの電位よシ低
い場合。（例えばスイッチ１２が電源１３側にオンした
時と等価） ｎチャネルＭＯ５−ＦＥＴＩ １はオフであるがｐチャ
ネルＭＯ８−ＰＥＴ１０がオンする。この結果ｐチャネ
ルＭＯ８−ＦＢＴＩＯを介して電流がｎｐｎ）ランジス
タ９のベースｐｇに流れ、ｎｐｎ）ランジスタ９がオン
する。この結果Ａ１→Ｉ）ｎｌ））ランジスタ８のエミ
ッタ接合ｎｔ ｐｔ→ｎｐｎ）ランジスタ９→Ｂ１の径
路で電流が流れＡｓ 、Ｂ１間が導通する。１ｌｐｎ）
ランジスタ９とＩ）ｎｌ） ）ランジスタ８のコレクタ
電流は他方のトランジスタのベース電流となる構成であ
るので、トランジスタの電流増幅率を大きくしておくと
正帰還が起こ力両方のトランジスタが飽和状態となる。
い場合。（例えばスイッチ１２が電源１３側にオンした
時と等価） ｎチャネルＭＯ５−ＦＥＴＩ １はオフであるがｐチャ
ネルＭＯ８−ＰＥＴ１０がオンする。この結果ｐチャネ
ルＭＯ８−ＦＢＴＩＯを介して電流がｎｐｎ）ランジス
タ９のベースｐｇに流れ、ｎｐｎ）ランジスタ９がオン
する。この結果Ａ１→Ｉ）ｎｌ））ランジスタ８のエミ
ッタ接合ｎｔ ｐｔ→ｎｐｎ）ランジスタ９→Ｂ１の径
路で電流が流れＡｓ 、Ｂ１間が導通する。１ｌｐｎ）
ランジスタ９とＩ）ｎｌ） ）ランジスタ８のコレクタ
電流は他方のトランジスタのベース電流となる構成であ
るので、トランジスタの電流増幅率を大きくしておくと
正帰還が起こ力両方のトランジスタが飽和状態となる。
従ってＡｌ ａ Ｂｉ間はよシ深い導通状態にできる。
（ＩＩ） Ｇｌ 、 Ｏｓの電位がＢｉ、Ａｔの電位よ
シ高い場合。（例えばスイッチ１２が電源１４側にオン
し、この電源１４の電圧が交流電源４の電圧より大きい
時と等価） ｐチャネルＭＯ８−ＦＥＴＩＯはオフであるが、ｎチャ
ネルＭＯ８−ＦＥＴＩ １がオンする。この結果ｎチャ
ネルＭＯ８−ＦＥＴＩ １を介してｐｎｐトランジスタ
８のベース電流が流れ、とのｐｎｐトランジスタ８がオ
ンする。この結果ＡＩ −４ｐｎｐ ゛トランジ
スタ８→ｎｐｎ）ランジスタ９のエミッタ接合ｐｓｒｌ
ｓ−Ｂｓの径路で電流が流れＡｔ５Ｂ１間が導通する。
シ高い場合。（例えばスイッチ１２が電源１４側にオン
し、この電源１４の電圧が交流電源４の電圧より大きい
時と等価） ｐチャネルＭＯ８−ＦＥＴＩＯはオフであるが、ｎチャ
ネルＭＯ８−ＦＥＴＩ １がオンする。この結果ｎチャ
ネルＭＯ８−ＦＥＴＩ １を介してｐｎｐトランジスタ
８のベース電流が流れ、とのｐｎｐトランジスタ８がオ
ンする。この結果ＡＩ −４ｐｎｐ ゛トランジ
スタ８→ｎｐｎ）ランジスタ９のエミッタ接合ｐｓｒｌ
ｓ−Ｂｓの径路で電流が流れＡｔ５Ｂ１間が導通する。
トランジスタの電流増幅率を大きくしておくと（１）と
同様正帰還が起こシ、Ａｌａ Ｂ１間はよシ深い導通状
態にできる。
同様正帰還が起こシ、Ａｌａ Ｂ１間はよシ深い導通状
態にできる。
（ＩＩ） Ｇｌ 、 ａｘの電位がＢｔの電位より高く
、ＡＩの電位よシ低い場合。
、ＡＩの電位よシ低い場合。
ｐチャネ＃ＭＯ８−ＦＢＴＩＯ及びｎチャネルＭＯ８−
ＦＥＴＩＩの両方ともオンする。この結果上記（Ｉ）、
（Ｉｆ）の両方の現象が起こＪ）Ａｔ１８１間が導通で
きる。
ＦＥＴＩＩの両方ともオンする。この結果上記（Ｉ）、
（Ｉｆ）の両方の現象が起こＪ）Ａｔ１８１間が導通で
きる。
以上のごとく本実施例によれば制御部と主駆動部の間に
電位差が存在してもコントロールできるという動作を実
現できる。
電位差が存在してもコントロールできるという動作を実
現できる。
又本実施例の制御用素子はユニポーラ素子となるＭＯＳ
−ＦＥＴである。従って周知のごとくゲート電極とソー
ス・ドレイン・チャネル部との間には酸化膜等の絶縁膜
を介在せしめであるので、制御部と主駆動部の間の直流
的な電気的絶縁を実現できる。この絶縁耐圧はゲート絶
縁膜の膜厚や膜質等によって定まシ、シきい値電圧と通
常相反関係にある。しかしチャネル部の不純物濃度を低
く（例えば約Ｉ Ｘ １０”ｃｍ−” ） シ、酸化膜
を厚く（例えば約１μｍ）することにより、１ｏｏｏｖ
程度の絶縁耐圧と５Ｖ程度のしきい値電圧を同時に実現
できる。
−ＦＥＴである。従って周知のごとくゲート電極とソー
ス・ドレイン・チャネル部との間には酸化膜等の絶縁膜
を介在せしめであるので、制御部と主駆動部の間の直流
的な電気的絶縁を実現できる。この絶縁耐圧はゲート絶
縁膜の膜厚や膜質等によって定まシ、シきい値電圧と通
常相反関係にある。しかしチャネル部の不純物濃度を低
く（例えば約Ｉ Ｘ １０”ｃｍ−” ） シ、酸化膜
を厚く（例えば約１μｍ）することにより、１ｏｏｏｖ
程度の絶縁耐圧と５Ｖ程度のしきい値電圧を同時に実現
できる。
なお各素子間はＥＰＩＣプロセスを用めで誘電体分離さ
れており、素子間の絶縁耐圧は１００ＯＶ以上である。
れており、素子間の絶縁耐圧は１００ＯＶ以上である。
さらに制御電流としてはゲート容量（ゲート電極とチャ
ネル部の間に存在する絶縁膜の容量等）を充放電するの
に必要な変位電流のみでよく、通常数μＡ程度であシ光
結合方式に比べ約３桁少なくできる。
ネル部の間に存在する絶縁膜の容量等）を充放電するの
に必要な変位電流のみでよく、通常数μＡ程度であシ光
結合方式に比べ約３桁少なくできる。
本実施例は主駆動部を１００Ｖ、ｌ０ＫＨｚの交流電源
で駆動した場合１００ｍＡの主駆動電流を５Ｖの信号電
源を用いて制御でき、導通時のオン電圧は約Ｌ４Ｖであ
わ、入出力間耐圧は例えば、約１０００Ｖである。
で駆動した場合１００ｍＡの主駆動電流を５Ｖの信号電
源を用いて制御でき、導通時のオン電圧は約Ｌ４Ｖであ
わ、入出力間耐圧は例えば、約１０００Ｖである。
以上のごとく本実施例によれば、制御部と主駆動部を同
一材料を用いてモノシック構成にできるとともに両者間
を直流的に絶縁でき、且つ小さな電流でもって制御する
ことができる。
一材料を用いてモノシック構成にできるとともに両者間
を直流的に絶縁でき、且つ小さな電流でもって制御する
ことができる。
〈実施例２〉
Ｋ５図は本発明の第２の実施例を示す回路図であ如、破
線内の素子は、第２図に示す各素子が一体化されて、バ
イポーラ素子となるサイリスタ構造を形成する。
線内の素子は、第２図に示す各素子が一体化されて、バ
イポーラ素子となるサイリスタ構造を形成する。
即ち、ｐエミッタ（ｐｍ）１７は第２図（ｂ）の１）ｎ
ｐ）ランジスタ８のｐｌとｐチャネルＭＯ８・ＦＥＴ１
０のｐ４とが共通一体化されたものであり、ｎベース（
ｎｍ）ｉ６は第２図（ｂ）のｐｎｐトランジスタ８のｎ
ｌとｎｐｎ）ランジスタ９のｎ２とｐチャネルＭ ＯＳ
−Ｆ Ｅ Ｔ １０ ｔＤ ｎ ａ とｎチャネルＭＯ
８−ＦＥＴＩ １のｎｌ とが共通一体化されたもので
あり、ｐベース（ｐＩ）１８は第２図（ｂンのｐｎｐト
ランジスタ８のｐ８とｎｐｎトランジスタ９のｐ３とｐ
チャネルＭＯ８−ＦＢＴｌｏのＪ）ｓとｎチャネルＭＯ
８−ＦＥＴＩＩのｐｍとが共通一体化されたものであり
、ｎエミッタ（ｎｚ）１９は第２図６）のｎｐｎトラン
ジスタ９めｎ３とｎチャネルＭＯ８−ＦＥＴＩＩＯｎ−
とが共通一体化されたものである。ここで、ｎｍｐｍ接
合は順阻止接合となシ、Ｐｍｎｍ接合及びＰｍｎｍ接合
は逆阻止接合となる。
ｐ）ランジスタ８のｐｌとｐチャネルＭＯ８・ＦＥＴ１
０のｐ４とが共通一体化されたものであり、ｎベース（
ｎｍ）ｉ６は第２図（ｂ）のｐｎｐトランジスタ８のｎ
ｌとｎｐｎ）ランジスタ９のｎ２とｐチャネルＭ ＯＳ
−Ｆ Ｅ Ｔ １０ ｔＤ ｎ ａ とｎチャネルＭＯ
８−ＦＥＴＩ １のｎｌ とが共通一体化されたもので
あり、ｐベース（ｐＩ）１８は第２図（ｂンのｐｎｐト
ランジスタ８のｐ８とｎｐｎトランジスタ９のｐ３とｐ
チャネルＭＯ８−ＦＢＴｌｏのＪ）ｓとｎチャネルＭＯ
８−ＦＥＴＩＩのｐｍとが共通一体化されたものであり
、ｎエミッタ（ｎｚ）１９は第２図６）のｎｐｎトラン
ジスタ９めｎ３とｎチャネルＭＯ８−ＦＥＴＩＩＯｎ−
とが共通一体化されたものである。ここで、ｎｍｐｍ接
合は順阻止接合となシ、Ｐｍｎｍ接合及びＰｍｎｍ接合
は逆阻止接合となる。
スイッチ１が開いているときはＡｔ、Ｂ冨はオフ状態に
ある。スイッチ１を閉じると電源１５よ多制御端子Ｇｍ
＃ Ｇ’４にしきい値よシ高い電圧が印加される。従
って交流電源４によｊｌＡａｅＢｘ間が順バイアス状態
になるとオンする。この時制御端子Ｇｓ 、Ｇ、端子の
電位と８２．Ａｚ端子の電位の高低関係によらずＡ２．
Ｂ２間をオンさせることができるが、その動作機構は端
子間電位の相対関係で異る。Ｇ３．Ｇ４端子の電位がＡ
ｓ 。
ある。スイッチ１を閉じると電源１５よ多制御端子Ｇｍ
＃ Ｇ’４にしきい値よシ高い電圧が印加される。従
って交流電源４によｊｌＡａｅＢｘ間が順バイアス状態
になるとオンする。この時制御端子Ｇｓ 、Ｇ、端子の
電位と８２．Ａｚ端子の電位の高低関係によらずＡ２．
Ｂ２間をオンさせることができるが、その動作機構は端
子間電位の相対関係で異る。Ｇ３．Ｇ４端子の電位がＡ
ｓ 。
Ｂ２端子の電位よシ低い場合はＧｓ電極１５下のｎｍ１
６の表面にｐチャネルが形成されＩ）ｍ１７からｐ１１
８に正孔が流れ込む。この結果１１ｚ１９からｐｌへの
電子の注入が促進されｎｘｐｍｎｍ）ランジスタ部分が
オンし、電子がｎｌ内に流れ込む。
６の表面にｐチャネルが形成されＩ）ｍ１７からｐ１１
８に正孔が流れ込む。この結果１１ｚ１９からｐｌへの
電子の注入が促進されｎｘｐｍｎｍ）ランジスタ部分が
オンし、電子がｎｌ内に流れ込む。
従って次にＰｍ１７からｎｍ１６内への正孔の注人が促
進されｐｍｒｌｍｐｍ ）ランジスタ部分がオンする。
進されｐｍｒｌｍｐｍ ）ランジスタ部分がオンする。
ｎｘｐｓｎｍ及びｐｘ ｎｍ ｐｍ ）ランジスタ部
分のコレクタ電流は相互に他のトランジスタのベース電
流となるので正帰還が起こり、つ＾にはサイリスタｐｘ
Ｅｌｍ ｐｍ ｎｘ としてオンするに至る。
分のコレクタ電流は相互に他のトランジスタのベース電
流となるので正帰還が起こり、つ＾にはサイリスタｐｘ
Ｅｌｍ ｐｍ ｎｘ としてオンするに至る。
Ｇｌ ＃ ０４端子の電位がＢ！ 、Ａ４端子の電位よ
りも高い場合はＧ４電極下のＩ）ｍ表面Ｋｎチャネルが
形成されＩＬ＋ｃ１９からｎ１１６へ電子が流れ込む。
りも高い場合はＧ４電極下のＩ）ｍ表面Ｋｎチャネルが
形成されＩＬ＋ｃ１９からｎ１１６へ電子が流れ込む。
この結果ｐｘ１７からｎｍ１６への正孔の注入が促進さ
れｐａｆｌｍｐｌ）ランジスタ部分がオンし、正孔がｐ
ｍｌａ内に流れ込む。従って次にｎｍｌ、９からＩ）ｍ
１８への電子の注入が促進されｎｓ ｐｇ ｎｍ部分が
オンし、上記の正帰還を起こしｐｇ ｎｍ Ｐ■ｎ１
がオンする。
れｐａｆｌｍｐｌ）ランジスタ部分がオンし、正孔がｐ
ｍｌａ内に流れ込む。従って次にｎｍｌ、９からＩ）ｍ
１８への電子の注入が促進されｎｓ ｐｇ ｎｍ部分が
オンし、上記の正帰還を起こしｐｇ ｎｍ Ｐ■ｎ１
がオンする。
Ｇｓ 、Ｇ４端子の電位がＢ２端子の電位よ）高く、Ａ
３端子の電位よシ低い場合は上記の両ケー１スの動作が
起こりｐｘ ｆｉｎ ｐｍ ｆ！ｍ がオンする。
３端子の電位よシ低い場合は上記の両ケー１スの動作が
起こりｐｘ ｆｉｎ ｐｍ ｆ！ｍ がオンする。
次に本実施例になる半導体装置の電気的特性と特徴を説
明する。
明する。
Ａｘ 、Ｂｓ端子間の順逆耐圧は約１００ｖである。Ｇ
３ ・Ｇ４端子とＡ２ ・Ｂｓ端子間の直流絶縁耐圧は
約６５０ｖである。ｐｌとｎ８間にノイズ耐量を増大す
るために抵抗１０にΩを接続した場合、Ｇｓ端子の電位
を約４ＶにすることによシＡｘ ｓ Ｂｓ端子間をオン
できる。又Ｇ４端子の電位は約７ＶＫすることによＪ）
Ａｚ、Ｂｓ端子間をオンできる。従ってＧｓ −０４端
子を接続してＡｘ 、Ｂｓ端子間をオンさせるには、こ
の端子電位は約７Ｖにする必要がある。又オンした後１
００ｍＡ通電時のＡ２．Ｂｓ間の電位差すなわちオン電
圧は約１．２５ Ｖである。
３ ・Ｇ４端子とＡ２ ・Ｂｓ端子間の直流絶縁耐圧は
約６５０ｖである。ｐｌとｎ８間にノイズ耐量を増大す
るために抵抗１０にΩを接続した場合、Ｇｓ端子の電位
を約４ＶにすることによシＡｘ ｓ Ｂｓ端子間をオン
できる。又Ｇ４端子の電位は約７ＶＫすることによＪ）
Ａｚ、Ｂｓ端子間をオンできる。従ってＧｓ −０４端
子を接続してＡｘ 、Ｂｓ端子間をオンさせるには、こ
の端子電位は約７Ｖにする必要がある。又オンした後１
００ｍＡ通電時のＡ２．Ｂｓ間の電位差すなわちオン電
圧は約１．２５ Ｖである。
本実施例は第１の実施例と同じ特徴を有する他に更に次
の特徴も有する。
の特徴も有する。
複合一体化した構成であるため占有面積が小さく（本実
施例の場合、例えば約３００μｍＸ３００μｍ）、ｒｅ
に内蔵し高集積化を計る上で好適である。キ尖簿鈴第１
の実施例の場合は構成素子数が多い上忙、素子間の絶縁
分離にも面積を要するためほぼ同じ特性を実現するのに
約２８倍の大きさの占有面積が必要である。
施例の場合、例えば約３００μｍＸ３００μｍ）、ｒｅ
に内蔵し高集積化を計る上で好適である。キ尖簿鈴第１
の実施例の場合は構成素子数が多い上忙、素子間の絶縁
分離にも面積を要するためほぼ同じ特性を実現するのに
約２８倍の大きさの占有面積が必要である。
〈実施例３〉
第６図は本発明の第３の実施例を示す回路図であり、破
線内の半導体装置が第１及び第２の実施例と異なる。
線内の半導体装置が第１及び第２の実施例と異なる。
９はバイポーラ素子となるｎｐｎ）ランジスタである。
１０はユニポーラ素子となるｐチャネルＭＯ８−ＦＥＴ
であり、ソース及びドレインは、１１ｐｒｌ ）ランラ
スタ９０順阻止接合となるコレクタ接合を短絡する様に
、ｎｐｎ）ランジスタ９のコレクタ及びベースに接続さ
れる。１１はユニポーラ素子となるｎチャネルＭＯ８−
Ｆｊｉ：Ｔでありソース、及びドレインはｎｐｎ ）ラ
ンジスタ９のコレクタ接合を短絡する様に、ｎｐｎ）ラ
ンジスタ９のコレクタ及びベースにｐチャネルＭＯ８・
ＦＥＴと並列に接続される。
であり、ソース及びドレインは、１１ｐｒｌ ）ランラ
スタ９０順阻止接合となるコレクタ接合を短絡する様に
、ｎｐｎ）ランジスタ９のコレクタ及びベースに接続さ
れる。１１はユニポーラ素子となるｎチャネルＭＯ８−
Ｆｊｉ：Ｔでありソース、及びドレインはｎｐｎ ）ラ
ンジスタ９のコレクタ接合を短絡する様に、ｎｐｎ）ラ
ンジスタ９のコレクタ及びベースにｐチャネルＭＯ８・
ＦＥＴと並列に接続される。
各素子はＥＰＩＣプロセスで作成した誘電体分離基板の
単結晶島内に夫々独立に形成され、Ａｔ等によって配線
される。
単結晶島内に夫々独立に形成され、Ａｔ等によって配線
される。
制御端子Ｇｓ 、Ｇｚは共通にスイッチ１に接続される
。
。
単結晶島の中に形成された各素子はいずれも耐圧が２５
０ｖ以上の高耐圧素子である。ｎｐｎ）ランジスタ８は
公知の一般的な構造であり、ｎチャネルＭＯ８−ＦＥＴ
９は例えば（Ｗ、 Ｈ，Ａ。
０ｖ以上の高耐圧素子である。ｎｐｎ）ランジスタ８は
公知の一般的な構造であり、ｎチャネルＭＯ８−ＦＥＴ
９は例えば（Ｗ、 Ｈ，Ａ。
Ｍａｔｔｈｅｕｓ ： Ｄｉｇｅｓｔ ｏｆ ｌ５ＳＣ
ＣＩ） ２３ ｇ、 ｐｅｂ。
ＣＩ） ２３ ｇ、 ｐｅｂ。
１９８１）に開示されているような縦構造の高耐圧ＭＯ
８−ＦＥＴであシ、ｐチャネルＭＯＳ −ＦＥＴ１０は
例えば、（吉日等［高耐圧ＭＯ８−ＦＥＴＪ半導体トラ
ンジスタ研究会費料５ＳＤ７３−１４゜１９７３年６月
）に開示されているようなラテラル構造の高耐圧ＭＯ８
−ＦＥＴである。
８−ＦＥＴであシ、ｐチャネルＭＯＳ −ＦＥＴ１０は
例えば、（吉日等［高耐圧ＭＯ８−ＦＥＴＪ半導体トラ
ンジスタ研究会費料５ＳＤ７３−１４゜１９７３年６月
）に開示されているようなラテラル構造の高耐圧ＭＯ８
−ＦＥＴである。
第６図に於いて、スイッチｌが開いて＾る時はトランジ
スタ８は順バイアス状況にあってもベース電流が供給さ
れずＡ２ ＃ Ｂｓ間はオフ状態にある。スイッチ１を
閉じ電源１５より制御端子Ｇ１ｍＧ！ ＩＣＭＯ８−Ｆ
ＥＴ１０．１１のしきい値電圧より高い電圧を印加する
とｎｐｎ）ランジスタ９がオンする。この時電源２０に
よりＡｘ 、 Ｂｚ 端子が７０−ティング状態にあっ
ても制御端子ＧｌａＧ＝の電位とＡｔ、Ｂ意端子の電位
の高低関係によらずｎｐｎ）ランジスタ９をオンさせる
ことができるが、その動作機構は端子間電位の相対関係
によシ異る。
スタ８は順バイアス状況にあってもベース電流が供給さ
れずＡ２ ＃ Ｂｓ間はオフ状態にある。スイッチ１を
閉じ電源１５より制御端子Ｇ１ｍＧ！ ＩＣＭＯ８−Ｆ
ＥＴ１０．１１のしきい値電圧より高い電圧を印加する
とｎｐｎ）ランジスタ９がオンする。この時電源２０に
よりＡｘ 、 Ｂｚ 端子が７０−ティング状態にあっ
ても制御端子ＧｌａＧ＝の電位とＡｔ、Ｂ意端子の電位
の高低関係によらずｎｐｎ）ランジスタ９をオンさせる
ことができるが、その動作機構は端子間電位の相対関係
によシ異る。
制御端子Ｇｌ ｊＧ２の電位がＡ２．Ｂ２端子の電位よ
りも低い場合はＭＯＳ−ＦＥＴＩｏ、１１のソース、ド
レイン電位がゲート電位より高い状態になっている。従
ってｎチャネルＭＯ８−ＦＥＴ１１はオフのままである
が、ｐチャネルＭＯ８・ＦＥＴｌ０がオンする。その結
果、ｐチャネルＭＯ８−ＦＥＴＩ Ｏのソース・ドレイ
ン間電流がｎｐｎ ）ランラスタ９０ベースに流れ込み
ｎｐｎトランジスタ９がオンする。
りも低い場合はＭＯＳ−ＦＥＴＩｏ、１１のソース、ド
レイン電位がゲート電位より高い状態になっている。従
ってｎチャネルＭＯ８−ＦＥＴ１１はオフのままである
が、ｐチャネルＭＯ８・ＦＥＴｌ０がオンする。その結
果、ｐチャネルＭＯ８−ＦＥＴＩ Ｏのソース・ドレイ
ン間電流がｎｐｎ ）ランラスタ９０ベースに流れ込み
ｎｐｎトランジスタ９がオンする。
一方、制御端子Ｇｌ ｍ Ｇ２の電位がＡｘ 、Ｂ＊端
子の電位よりも高い場合はＭＯＳ−Ｆ’ＥＴＩＯ。
子の電位よりも高い場合はＭＯＳ−Ｆ’ＥＴＩＯ。
１１のソース・ドレイン電位がゲート電位よシも低い状
態になっている。従ってｐチャネルＭＯ８・ＦＥＴｌ０
はオフ状態のままであるが、ｎチャネルＭＯ８−ＦＥＴ
ＩＩがオンする。その結果、ベース電流が供給されるこ
ととな！ｔｎｐｎトランジスタ９がオンする。
態になっている。従ってｐチャネルＭＯ８・ＦＥＴｌ０
はオフ状態のままであるが、ｎチャネルＭＯ８−ＦＥＴ
ＩＩがオンする。その結果、ベース電流が供給されるこ
ととな！ｔｎｐｎトランジスタ９がオンする。
制御端子０１ ｓ Ｇ ＊の電位がＢ２端子よプも高く
、Ａ２端子よりも低い場合味上記の両ケース又はいずれ
か一方のケースの動作が起こりｎｐｎ）ランジスタ９が
オンする。
、Ａ２端子よりも低い場合味上記の両ケース又はいずれ
か一方のケースの動作が起こりｎｐｎ）ランジスタ９が
オンする。
以上のごとく、本実施例では主端子Ａｘ 、 Ｂｚの電
位がフローティング状態にあっても確実に主駆動部のｎ
ｐｎ）ランジスタ８を駆動できる。
位がフローティング状態にあっても確実に主駆動部のｎ
ｐｎ）ランジスタ８を駆動できる。
本実施例のＡｘ、Ｂｚ間の順方向の耐圧は例えば約２６
０Ｖ、Ａ２ａ Ｂｇ端子と制御端子０１ｅ０２間の絶縁
耐圧は例えば約６００Ｖである。又オンせしめる時のし
きい値電圧は約３．５Ｖであり、オンした後１０ｍＡ通
電時のオン抵抗は例えば約１５Ωである。
０Ｖ、Ａ２ａ Ｂｇ端子と制御端子０１ｅ０２間の絶縁
耐圧は例えば約６００Ｖである。又オンせしめる時のし
きい値電圧は約３．５Ｖであり、オンした後１０ｍＡ通
電時のオン抵抗は例えば約１５Ωである。
〈実施例４〉
第７図に本発明の第４の実施例を示す。主駆動部が高耐
圧のｐｎｐ）ランジスタ８である点で第３の実施例と異
る。動作機構は第３の実施例とは）デ同じであり、実施
例１の説明においてｎｐｎ）ランジスタ９を１）ｎｌ）
）ランジスタ８におきかえて考えるだけでよいので説明
は省略する。
圧のｐｎｐ）ランジスタ８である点で第３の実施例と異
る。動作機構は第３の実施例とは）デ同じであり、実施
例１の説明においてｎｐｎ）ランジスタ９を１）ｎｌ）
）ランジスタ８におきかえて考えるだけでよいので説明
は省略する。
本実施例の耐圧は第３の実施例と同根であシ、しきい値
電圧は例えば約４Ｖ、オン抵抗は３ ｍ Ａ通電時に例
えば約１０Ωである。
電圧は例えば約４Ｖ、オン抵抗は３ ｍ Ａ通電時に例
えば約１０Ωである。
〈実施例５〉
第８図は本発明の第５の実施例を示す。本実施例では、
ｎｐｎ）ランジスタ９とｐｎｐトランジスタ８は同一の
単結晶島の中に形成することによシサイリスタ動作を行
うようにせしめである。尚、ｎｐｎ）ランジスタ９とｐ
ｎｐトランジスタ８とを別々の単結晶島に設けて、Ａｔ
等の配線によって接続しても良い。また、ＭＯＳ−ＦＥ
ＴＩｏ。
ｎｐｎ）ランジスタ９とｐｎｐトランジスタ８は同一の
単結晶島の中に形成することによシサイリスタ動作を行
うようにせしめである。尚、ｎｐｎ）ランジスタ９とｐ
ｎｐトランジスタ８とを別々の単結晶島に設けて、Ａｔ
等の配線によって接続しても良い。また、ＭＯＳ−ＦＥ
ＴＩｏ。
１１Ｑソース及びドレインはｎｐｎ）ランジスタ９及び
ｐｎｐ ）ランジスタ８の各々のコレクタ接合を短絡す
る様に並列に接続されている。従って、第６図の点線内
に本実施例をおきかえ且つ直流電源１４の代シに交流電
源を用いた場合、スイッチ１が閉じ且つ交流電源から順
バイアス電圧がＡ２゜Ｂ２間に印加されたとき（第４図
に相浩する）、制御端子Ｇｌ 、・０１がＡ２ ・Ｂ２
端子よシも低い場合はｐチャネルＭＯ８−ＦＥＴＪ Ｏ
がオンし、ｎｐｎ）ランジスタ９及びｐｎｐ トランジ
スタ８が駆動される結果ＡｘｓＢｘ間すなわちサイリス
タがオンする。一方、制御端子Ｇｌ −０２がＡ２・
Ｂ２端子よりも高い場合はｎチャネルＭＯ８・ＦＥＴＩ
Ｉがオンし、ｎｐｎ）ランジスタ９及びｐｎｐトランジ
スタ８が駆動される結果サイリスタがオンする。このよ
うに両トランジスタが同時に駆動される点で第１．第２
の実施例と同じであり、第３．第４の実施例と若干動作
機構が異なる。
ｐｎｐ ）ランジスタ８の各々のコレクタ接合を短絡す
る様に並列に接続されている。従って、第６図の点線内
に本実施例をおきかえ且つ直流電源１４の代シに交流電
源を用いた場合、スイッチ１が閉じ且つ交流電源から順
バイアス電圧がＡ２゜Ｂ２間に印加されたとき（第４図
に相浩する）、制御端子Ｇｌ 、・０１がＡ２ ・Ｂ２
端子よシも低い場合はｐチャネルＭＯ８−ＦＥＴＪ Ｏ
がオンし、ｎｐｎ）ランジスタ９及びｐｎｐ トランジ
スタ８が駆動される結果ＡｘｓＢｘ間すなわちサイリス
タがオンする。一方、制御端子Ｇｌ −０２がＡ２・
Ｂ２端子よりも高い場合はｎチャネルＭＯ８・ＦＥＴＩ
Ｉがオンし、ｎｐｎ）ランジスタ９及びｐｎｐトランジ
スタ８が駆動される結果サイリスタがオンする。このよ
うに両トランジスタが同時に駆動される点で第１．第２
の実施例と同じであり、第３．第４の実施例と若干動作
機構が異なる。
なお、本実施例では交流電源を使用する用途を対象とし
たので、順・逆方向の耐圧をえる必要があるためサイリ
スタはもちろんのことｎ、ｐ両チャネルＭＯ８−ＦＥＴ
Ｉｏ、１１のいずれにも順・逆両方向の阻止能力をもた
せた。すなわちソース、ドレイン接合はいずれも２５０
ｖの電圧に耐えるようにした。
たので、順・逆方向の耐圧をえる必要があるためサイリ
スタはもちろんのことｎ、ｐ両チャネルＭＯ８−ＦＥＴ
Ｉｏ、１１のいずれにも順・逆両方向の阻止能力をもた
せた。すなわちソース、ドレイン接合はいずれも２５０
ｖの電圧に耐えるようにした。
本実施例のＡ２．Ｂ２間の耐圧は順・逆とも例えば約２
００Ｖであ）、Ａ２＃ Ｂｘ端子と制御端子Ｇ１．Ｇ２
との間の絶縁耐圧は例えば約７００Ｖである。又Ａｘ、
Ｂｚ間をオンさせる時のしきい値電圧は例えば約４ｖで
あり、３０ｍＡ通電時のｋｚ、Ｂｓ間のオン抵抗は例え
ば約５．５Ωである。
００Ｖであ）、Ａ２＃ Ｂｘ端子と制御端子Ｇ１．Ｇ２
との間の絶縁耐圧は例えば約７００Ｖである。又Ａｘ、
Ｂｚ間をオンさせる時のしきい値電圧は例えば約４ｖで
あり、３０ｍＡ通電時のｋｚ、Ｂｓ間のオン抵抗は例え
ば約５．５Ωである。
〈実施例６〉
！Ｉ９図に本発明の第６の実施例を示す。ｐｎｐトラン
ジスタＬｎｌ）１１）ランジスタ９、第１のｐチャネル
ＭＯ８−ＦＢＴｌｏ及び第１のｎチャネルＭＯＳ−ＦＥ
ＴＩＩは、第８図と同様に接続構成される。第２のｐチ
ャネルＭＯ８−ＦＥＴ２１及び第２のｎチャネルＭＯＳ
−ＦＥＴ２２のソース及びドレインは、ｎｐｎ）ランジ
スタ９の逆阻止接合となるエミッタ接合を短絡する様に
、ｎｐｎ）ランジスタ９のペース（ｐｎｐ トランジス
タ８のコレクタ）とエミッタとに並列に接続される。第
１のｐチャネルＭＯ８）ランラスタ１００制御端子と第
１のｎチャネルＭＯＳトランジスタ１１０制御端子とは
共通に接続されて制御端子Ｇ３となり、また、第２のｐ
チャネルＭＯ８）ランラスタ２１０制御端子と第２のｎ
チャネルＭＯＳトランジスタ２２０制御端子とは共通に
接続されて制御端子Ｇ４となる。
ジスタＬｎｌ）１１）ランジスタ９、第１のｐチャネル
ＭＯ８−ＦＢＴｌｏ及び第１のｎチャネルＭＯＳ−ＦＥ
ＴＩＩは、第８図と同様に接続構成される。第２のｐチ
ャネルＭＯ８−ＦＥＴ２１及び第２のｎチャネルＭＯＳ
−ＦＥＴ２２のソース及びドレインは、ｎｐｎ）ランジ
スタ９の逆阻止接合となるエミッタ接合を短絡する様に
、ｎｐｎ）ランジスタ９のペース（ｐｎｐ トランジス
タ８のコレクタ）とエミッタとに並列に接続される。第
１のｐチャネルＭＯ８）ランラスタ１００制御端子と第
１のｎチャネルＭＯＳトランジスタ１１０制御端子とは
共通に接続されて制御端子Ｇ３となり、また、第２のｐ
チャネルＭＯ８）ランラスタ２１０制御端子と第２のｎ
チャネルＭＯＳトランジスタ２２０制御端子とは共通に
接続されて制御端子Ｇ４となる。
制御端子Ｇ３にゲートが接続された第１のｎチャネルＭ
ＯＳ −ＦＥＴＩ １及び第１のｐチャネルＭＯ８−Ｆ
ＥＴＩＯはＡｚ、Ｂｘ端子間のサイリスタをオンさせる
際に用いられる。一方、制御端子０４ Ｋゲートが接続
された第２のｎチャネルＭＯＳ−ＦＥＴ２２及び第２の
ｐチャネルＭＯ８・ＦＥＴ２１はこのサイリスタをオフ
させる際に用いられる。本実施例の典型的な動作シーケ
ンスは次のとおシである。
ＯＳ −ＦＥＴＩ １及び第１のｐチャネルＭＯ８−Ｆ
ＥＴＩＯはＡｚ、Ｂｘ端子間のサイリスタをオンさせる
際に用いられる。一方、制御端子０４ Ｋゲートが接続
された第２のｎチャネルＭＯＳ−ＦＥＴ２２及び第２の
ｐチャネルＭＯ８・ＦＥＴ２１はこのサイリスタをオフ
させる際に用いられる。本実施例の典型的な動作シーケ
ンスは次のとおシである。
■ Ａｍ 、Ｂｓ間に順バイアスを印加する。
■ 制御端子Ｇ３にオン制御電圧を印加してサイリスタ
をオンせしめる。
をオンせしめる。
■ 制御端子Ｇ３のオン制御電圧をと力除きサイリスタ
はオン状態を維持せしめる。
はオン状態を維持せしめる。
■ 制御端子Ｇ４にオフ制御電圧を印加してサイリスタ
をオフせしめる。
をオフせしめる。
■ 制御端子Ｇ４のオフ制御電圧をとり除き、サイリス
タのオフ状態を維持せしめる。
タのオフ状態を維持せしめる。
かかる動作をせしめる本実施例のオン時の動作機構は第
５の実施例と全く同じであるので説明は省略し、オフ時
の動作機構について以下に説明する。本実施例において
はサイリスタがオンしている時、制御端子Ｇａ Ｖ−Ｍ
ＯＳ−ＦＥＴ２１．２２のしきい値電圧よりも高いオフ
制御電圧を印加することによｋＡｘ、Ｂｉ端子の電位が
７０−ティング状態にあってもオフ制御が可能である。
５の実施例と全く同じであるので説明は省略し、オフ時
の動作機構について以下に説明する。本実施例において
はサイリスタがオンしている時、制御端子Ｇａ Ｖ−Ｍ
ＯＳ−ＦＥＴ２１．２２のしきい値電圧よりも高いオフ
制御電圧を印加することによｋＡｘ、Ｂｉ端子の電位が
７０−ティング状態にあってもオフ制御が可能である。
但し制御端子Ｇ４の電位とＡＨ、Ｂｚ端子の電位の高低
関係によシオフ動作機構が異る。
関係によシオフ動作機構が異る。
制御端子Ｇ４の電位がＡＪＩＢ２端子の電位よシも低い
場合はＭＯＳ−ＦＥＴ２１，２２のソース、ドレインの
電位がゲート電位より高い状態になる。従って第２のｎ
チャネルＭＯＳ−ＦＥＴ２２はオフのままであるが、第
２のｐチャネルＭＯ８−ＦＥＴ２１がオンする。このｐ
チャネルＭＯ８−Ｆ’ＥＴ２１のオン抵抗を十分小さく
しておくと、サイリスタのｎｐｎ）ランジスタ部分９の
エミッタ接合が短絡された場合と同じになる。
場合はＭＯＳ−ＦＥＴ２１，２２のソース、ドレインの
電位がゲート電位より高い状態になる。従って第２のｎ
チャネルＭＯＳ−ＦＥＴ２２はオフのままであるが、第
２のｐチャネルＭＯ８−ＦＥＴ２１がオンする。このｐ
チャネルＭＯ８−Ｆ’ＥＴ２１のオン抵抗を十分小さく
しておくと、サイリスタのｎｐｎ）ランジスタ部分９の
エミッタ接合が短絡された場合と同じになる。
すなわちサイリスタを流れている電流がひきぬかれサイ
リスタがオフされる。一方制御端子Ｇ４の電位がＡ２
、Ｂｚ端子の電位よりも高い場合は第２のｐチャネルＭ
Ｏ８−ＦＥＴ２１はオフであるが、第２ＯｎチヤネルＭ
Ｏ８−ＦＢＴ２２がオンしサイリスタのｎｐｎ）ランジ
スタ部分９のエミッタ接合が短絡されるのでサイリスタ
をオフできる。制御端子Ｇ４の電位がＢ２端子の電位よ
りも高く、Ａ２端子の電位よりも低い場合は上記の両ケ
ース又はいずれか一方のケースの動作が起こりサイリス
タをオフできる。
リスタがオフされる。一方制御端子Ｇ４の電位がＡ２
、Ｂｚ端子の電位よりも高い場合は第２のｐチャネルＭ
Ｏ８−ＦＥＴ２１はオフであるが、第２ＯｎチヤネルＭ
Ｏ８−ＦＢＴ２２がオンしサイリスタのｎｐｎ）ランジ
スタ部分９のエミッタ接合が短絡されるのでサイリスタ
をオフできる。制御端子Ｇ４の電位がＢ２端子の電位よ
りも高く、Ａ２端子の電位よりも低い場合は上記の両ケ
ース又はいずれか一方のケースの動作が起こりサイリス
タをオフできる。
以上のごとく、本実施例では主端子Ａ３ａ Ｂｍの電位
がフローティング状態にあっても確実にオン・オフ駆動
が可能である。但しオン制御用のＭＯＳ −ＦＥＴＩ
Ｏ，１１は通常オン抵抗が比較的大きくてもオン制御が
容易にできるが、オフ制御用のＭＯＳ−ＦＥＴ２１．２
２はオフ制御を容易且つ確実に行うために比較的小さい
オン抵抗（約５００Ω以下）にする必要がある。
がフローティング状態にあっても確実にオン・オフ駆動
が可能である。但しオン制御用のＭＯＳ −ＦＥＴＩ
Ｏ，１１は通常オン抵抗が比較的大きくてもオン制御が
容易にできるが、オフ制御用のＭＯＳ−ＦＥＴ２１．２
２はオフ制御を容易且つ確実に行うために比較的小さい
オン抵抗（約５００Ω以下）にする必要がある。
本実施例の耐圧及びオン時のしきい値電圧は第５の実施
例とほぼ同じである。オフさせるに要する制御端子Ｇ４
への印加電圧は例えば約６ｖである。なおオン抵抗は３
０ｍＡ通電時に例えば約８Ωである。
例とほぼ同じである。オフさせるに要する制御端子Ｇ４
への印加電圧は例えば約６ｖである。なおオン抵抗は３
０ｍＡ通電時に例えば約８Ωである。
〈実施例７．８〉
本発明の第７の実施例をＭ２Ｏ図、第８の実施例を第１
１図にそれぞれ示す。第１θ図及び第１１図におｈては
いずれもトランジスタのコレクタ捩合に直列に別接合す
なわちＩ）ｎｉ））ランジスタ８のエミッタ接合もしく
はｎｐｎ）ランジスタ９のエミッタ接合を接続した後、
これらに並列にｎチャネルｉＶＯＳ −ＦＥＴ １１を
ｐチャネルＭＯ８・ＦＥ’ＦＩＯとか接続されている。
１図にそれぞれ示す。第１θ図及び第１１図におｈては
いずれもトランジスタのコレクタ捩合に直列に別接合す
なわちＩ）ｎｉ））ランジスタ８のエミッタ接合もしく
はｎｐｎ）ランジスタ９のエミッタ接合を接続した後、
これらに並列にｎチャネルｉＶＯＳ −ＦＥＴ １１を
ｐチャネルＭＯ８・ＦＥ’ＦＩＯとか接続されている。
これらの動作機構は実質的には：ＩＶクタ接合のみを短
絡する様に並列接続した場合と同様である。すなわち第
１０図の場合は第３の実施例と、第１１図の場合は第４
の実施例と同様であり、異なる点はトランジスタが駆動
された後、ｎｐｎ及びＩ）ｎｌ） ）ランジスタ間で正
帰還が起こりサイリスタとしてオンするという点のみで
ある。
絡する様に並列接続した場合と同様である。すなわち第
１０図の場合は第３の実施例と、第１１図の場合は第４
の実施例と同様であり、異なる点はトランジスタが駆動
された後、ｎｐｎ及びＩ）ｎｌ） ）ランジスタ間で正
帰還が起こりサイリスタとしてオンするという点のみで
ある。
以上、実施例を用いて本発明の詳細な説明したが、本発
明はこれらの実施例に限定されるものではなく各種の変
形応用が可能である。
明はこれらの実施例に限定されるものではなく各種の変
形応用が可能である。
第２図（ｂ）、第８図、第９図５第１０図、第１１図に
於いて、ｐｏｐ）ランジスタ８のベースｎｌとｎｐｎ
）ランジスタ９のコレクタｎ２とを、また、ｐｎｐトラ
ンジスタ８のコレクタｐｍ とｎｐｎトランジスタ９０
ベースｐ３とをのみ共通一体化してサイリスタとしても
良い。
於いて、ｐｏｐ）ランジスタ８のベースｎｌとｎｐｎ
）ランジスタ９のコレクタｎ２とを、また、ｐｎｐトラ
ンジスタ８のコレクタｐｍ とｎｐｎトランジスタ９０
ベースｐ３とをのみ共通一体化してサイリスタとしても
良い。
例えば第２図、第８図、第９図、第１０図、第１１図に
示した装置は交流駆動の場合順方向バイアス時にしかオ
ンできない逆阻止スイッチであるが、これらの装置を各
々逆並列に接続した構成にすることにより双方向性スイ
ッチにすることができ、交流電力の利用効率を向上でき
る。
示した装置は交流駆動の場合順方向バイアス時にしかオ
ンできない逆阻止スイッチであるが、これらの装置を各
々逆並列に接続した構成にすることにより双方向性スイ
ッチにすることができ、交流電力の利用効率を向上でき
る。
又第２図、第８図〜第１１図の半導体装置は順バイアス
方向の電圧ノイズに対する。耐量が十分ではなＡ０特公
昭５３−４６５８８号公報等に開示されてｂる電圧ノイ
ズ忙対する保護回路を前述の＃実施例に付加することに
より、本発明の特長を損うことなくノイズ耐量を大幅に
向上できることは当然である。
方向の電圧ノイズに対する。耐量が十分ではなＡ０特公
昭５３−４６５８８号公報等に開示されてｂる電圧ノイ
ズ忙対する保護回路を前述の＃実施例に付加することに
より、本発明の特長を損うことなくノイズ耐量を大幅に
向上できることは当然である。
また、第９図に示す様なオフ制御用の第２のｐチャネル
ＭＯ８−ＦＥＴ２１及び第２のｎチャネルＭＯ５−ＦＥ
Ｔ２２を第２図、第５図、第１０図、第１１図等のバイ
ポーラ素子に、その逆阻止接合の少なくとも一つを短絡
する様に接続して、オフ制御を行なっても良い。
ＭＯ８−ＦＥＴ２１及び第２のｎチャネルＭＯ５−ＦＥ
Ｔ２２を第２図、第５図、第１０図、第１１図等のバイ
ポーラ素子に、その逆阻止接合の少なくとも一つを短絡
する様に接続して、オフ制御を行なっても良い。
以上のごとく、本発明は電流制御形バイポーラ素子を電
圧制御形ユニポーラ半導体素子でポ１」御できるように
したので、モノリシック構造で制御部と主駆動部を直流
的に絶縁できるとともに、ユニポーラ率子の電位がフロ
ーティング状態にあっても確実に制御でき、その制御電
流も小さくできる。
圧制御形ユニポーラ半導体素子でポ１」御できるように
したので、モノリシック構造で制御部と主駆動部を直流
的に絶縁できるとともに、ユニポーラ率子の電位がフロ
ーティング状態にあっても確実に制御でき、その制御電
流も小さくできる。
第１図は従来例を示す回路図、第２図、第３図及び第４
図は本発明の第１の実施例を示す図、第５図は本発明の
第２の実施例を示す図、第６図は本発明の第３の実施例
を示す図、第７図は本発明の第４の実施例を示す図、第
８図は本発明の第５の実施例を示す図、第９図は本発明
の第６の実施例を示す図、第１０図は本発明の第７の実
施例を示す図、第１１図は本発明の第８の実施例を示す
図である。 ８・・・ｐｎｐトランジスタ、９・・・ｎｐｎ）ランジ
スタ、１０，２１・・・ｐチャネルＭＯ８−ＦＥＴ。
図は本発明の第１の実施例を示す図、第５図は本発明の
第２の実施例を示す図、第６図は本発明の第３の実施例
を示す図、第７図は本発明の第４の実施例を示す図、第
８図は本発明の第５の実施例を示す図、第９図は本発明
の第６の実施例を示す図、第１０図は本発明の第７の実
施例を示す図、第１１図は本発明の第８の実施例を示す
図である。 ８・・・ｐｎｐトランジスタ、９・・・ｎｐｎ）ランジ
スタ、１０，２１・・・ｐチャネルＭＯ８−ＦＥＴ。
Claims (1)
- 【特許請求の範囲】 １、少なくとも一つの順阻止接合と少なくとも一つの逆
阻止接合とを有するバイポーラ素子から構成される半導
体装置に於いて、上記順阻止接合の少なくとも一つを短
絡する様に接続される一方導電型ユニポーラ素子と他方
導電型ユニポーラ素子とを具備することを特徴とする半
導体装置。 ２、特許請求の範囲第１項に於いて、上記バイポーラ素
子はバイポーラトランジスタであることを特徴とする半
導体装置。 ３、特許請求の範囲第１項に於いて、上記半導体装置は
複数のバイポーラトランジスタから構成されることを特
徴とする半導体装置。 ４、特許請求の範囲第１項に於いて、上記バイポーラ素
子はサイリスタであることを特徴とする半導体装置。 ５、特許請求の範囲第１項に於いて、上記一方導電型ユ
ニポーラ素子の制御端子と上記他方導電型ユニポーラ素
子の制御端子とは接続されていることを特徴とする半導
体装置。 ６、特許請求の範囲第１項または第５項に於いて、上記
ユニポーラ素子は絶縁ゲート型電界効果トランジスタで
あることを特徴とする半導体装置。 ７、特許請求の範囲第１項に於いて、上記一方導電型ユ
ニポーラ素子と上記他方導電型ユニポーラ素子との主端
子は、上記バイポーラ素子の導電型の異なる領域に接続
されることを特徴とする半導体装置。 ８、特許請求の範囲第１項に於いて、上記一方導電型ユ
ニポーラ素子と上記他方導電型ユニポーラ素子とは並列
接続されることを特徴とする半導体装置。 ９、特許請求の範囲第１項に於いて、上記バイポーラ素
子を形成する領域と上記ユニポーラ素子を形成する領域
とが共通一体化されていることを特徴とする半導体装置
。 １０、少なくとも一つの順阻止接合と少なくとも一つの
逆阻止接合とを有するバイポーラ素子から構成される半
導体装置に於いて、上記順阻止接合の少なくとも一つを
短絡する様に接続される第１の一方導電型ユニポーラ素
子と第１の他方導電型ユニポーラ素子と、上記逆阻止接
合の少なくとも一つを短絡する様に接続される第２の一
方導電型ユニポーラ素子と第２の他方導電型ユニポーラ
素子とを具備することを特徴とする半導体装置。 １１、特許請求の範囲第１０項に於いて、上記バイポー
ラ素子はサイリスタであることを特徴とする半導体装置
。 １２、特許請求の範囲第１０項に於いて、上記第１の一
方導電型ユニポーラ素子の制御端子と上記第１の他方導
電型ユニポーラ素子の制御端子とは接続され、かつ、上
記第２の一方導電型ユニポーラ素子の制御端子と上記第
２の他方導電型ユニポーラ素子の制御端子とは接続され
ていることを特徴とする半導体装置。 １３、特許請求の範囲第１０項または第１２項に於いて
、上記ユニポーラ素子は絶縁ゲート量電界効果トランジ
スタであることを特徴とする半導体装置。 １４、特許請求の範囲第１０項に於いて、上記第１の一
方導電型ユニポーラ素子と上記第１の他方導電型ユニポ
ーラ素子とは並列接続され、かつ上記第２の一方導電型
ユニポーラ素子と上記第２の他方導電型ユニポーラ素子
とは並列接続されることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12749184A JPS617665A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置 |
| EP85107682A EP0166390B1 (en) | 1984-06-22 | 1985-06-21 | Semiconductor switch circuit |
| EP89123184A EP0367301A3 (en) | 1984-06-22 | 1985-06-21 | Semiconductor switch circuit |
| DE8585107682T DE3583897D1 (de) | 1984-06-22 | 1985-06-21 | Halbleiterschalter. |
| US06/748,199 US4794441A (en) | 1984-06-22 | 1985-06-24 | Semiconductor switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12749184A JPS617665A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617665A true JPS617665A (ja) | 1986-01-14 |
| JPH0316044B2 JPH0316044B2 (ja) | 1991-03-04 |
Family
ID=14961267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12749184A Granted JPS617665A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276322A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 半導体装置 |
| CN102195280A (zh) * | 2010-03-19 | 2011-09-21 | 富士通半导体股份有限公司 | 静电放电保护电路和半导体设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503845A (ja) * | 1973-05-09 | 1975-01-16 | ||
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5346589A (en) * | 1976-10-08 | 1978-04-26 | Omron Tateisi Electronics Co | Conveying body induction method |
| JPS57196626A (en) * | 1981-05-28 | 1982-12-02 | Nec Corp | Electronic circuit |
-
1984
- 1984-06-22 JP JP12749184A patent/JPS617665A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503845A (ja) * | 1973-05-09 | 1975-01-16 | ||
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5346589A (en) * | 1976-10-08 | 1978-04-26 | Omron Tateisi Electronics Co | Conveying body induction method |
| JPS57196626A (en) * | 1981-05-28 | 1982-12-02 | Nec Corp | Electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276322A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 半導体装置 |
| CN102195280A (zh) * | 2010-03-19 | 2011-09-21 | 富士通半导体股份有限公司 | 静电放电保护电路和半导体设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316044B2 (ja) | 1991-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2733796B2 (ja) | スイッチ回路 | |
| EP0166390B1 (en) | Semiconductor switch circuit | |
| KR100207338B1 (ko) | 드라이버 회로 | |
| CA1160760A (en) | Field-effect capacitance | |
| JPH02122665A (ja) | 電源バッテリの極性の反転に対して自己保護されている集積回路 | |
| JPS58501205A (ja) | モノリシツクに合併されたｆｅｔ及びバイポ−ラ接合トランジスタ | |
| US4712124A (en) | Complementary lateral insulated gate rectifiers with matched "on" resistances | |
| US5045716A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias voltage generator | |
| US6778366B2 (en) | Current limiting protection circuit | |
| JPH0449266B2 (ja) | ||
| US5576655A (en) | High-withstand-voltage integrated circuit for driving a power semiconductor device | |
| EP0544047B1 (en) | High current MOS transistor integrated bridge structure optimising conduction power losses | |
| JPH0571145B2 (ja) | ||
| US4937467A (en) | Complementary circuit and structure with common substrate | |
| JPS617665A (ja) | 半導体装置 | |
| US4857984A (en) | Three-terminal MOS integrated circuit switch | |
| US4761679A (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| EP0272753B1 (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| JPS6112072A (ja) | 半導体装置 | |
| US5399916A (en) | High-withstand-voltage integrated circuit | |
| US4952998A (en) | Integrated circuit with complementary MOS transistors | |
| JPH0529997B2 (ja) | ||
| JPH01251755A (ja) | サイリスタ | |
| JPS59225A (ja) | 双方向性制御回路 | |
| US5543642A (en) | P-channel transistor |