JPH0420255B2 - - Google Patents
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- JPH0420255B2 JPH0420255B2 JP19447983A JP19447983A JPH0420255B2 JP H0420255 B2 JPH0420255 B2 JP H0420255B2 JP 19447983 A JP19447983 A JP 19447983A JP 19447983 A JP19447983 A JP 19447983A JP H0420255 B2 JPH0420255 B2 JP H0420255B2
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- silicon substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シリコンよりなる半導体基板上にオ
ーミツク接点又はシヨツトキ・バリヤ接点を設け
る工程を含む半導体装置の製造方法に関し、更に
具体的にいうと、白金、パラジウム、ニツケル、
ロジウム、ジルコニウム、及びハフヌウムからな
る群から選択した金属をシリコン基板の接点領域
に付着する際に、付着室内の残留酸素を有効に減
少させ、これにより、シリコン基板の表面に良質
の接点用金属を付着できるようにした半導体装置
の製造方法に関する。
ーミツク接点又はシヨツトキ・バリヤ接点を設け
る工程を含む半導体装置の製造方法に関し、更に
具体的にいうと、白金、パラジウム、ニツケル、
ロジウム、ジルコニウム、及びハフヌウムからな
る群から選択した金属をシリコン基板の接点領域
に付着する際に、付着室内の残留酸素を有効に減
少させ、これにより、シリコン基板の表面に良質
の接点用金属を付着できるようにした半導体装置
の製造方法に関する。
［従来技術］
電気的及び化学的な観点からみて、半導体基板
にオーミツク接点及びシヨツトキ・バリヤ接点を
形成するための材料もしくは材料の組合わせに関
する用件は究めて高度である。半導体回路の設計
において知られている多数の金属系がそのために
提案され、用いられてきた。集積回路（IC）の
メタライゼーシヨンに最もよく使われるのは、ア
ルミニウム、または少量の銅もしくはシリコンで
ドープしたアルミニウムである。アルミニウムを
用いることによつて、シリコン及びそれをとりま
く絶縁層に高い品質のオーミツクな機械的な接点
を設けることができ。更に、アルミニウムは蒸着
とかカソード・パツタリングによつて設けるのが
容易であり、またエツチングやこれと同等のプロ
セスでもつて導電性パターンを形成することも容
易である。シリコン半導体基板−アルミニウム系
の欠点は、特に高温プロセスを用いる場合、アル
ミニウムがシリコンと反応し、アルミニウムと半
導体基板との間に短絡を生じる点にある。
にオーミツク接点及びシヨツトキ・バリヤ接点を
形成するための材料もしくは材料の組合わせに関
する用件は究めて高度である。半導体回路の設計
において知られている多数の金属系がそのために
提案され、用いられてきた。集積回路（IC）の
メタライゼーシヨンに最もよく使われるのは、ア
ルミニウム、または少量の銅もしくはシリコンで
ドープしたアルミニウムである。アルミニウムを
用いることによつて、シリコン及びそれをとりま
く絶縁層に高い品質のオーミツクな機械的な接点
を設けることができ。更に、アルミニウムは蒸着
とかカソード・パツタリングによつて設けるのが
容易であり、またエツチングやこれと同等のプロ
セスでもつて導電性パターンを形成することも容
易である。シリコン半導体基板−アルミニウム系
の欠点は、特に高温プロセスを用いる場合、アル
ミニウムがシリコンと反応し、アルミニウムと半
導体基板との間に短絡を生じる点にある。
積層構造のメタライゼーシヨンを用いてシリコ
ン半導体基板にオーミツク接点及びシヨツトキ・
バリヤ接点を設けるために、白金シリサイド（珪
化物）、パラジウム・シリサイド、ニツケル・シ
リサイド、ジルコニウム・シリサイド、ハフニウ
ム・シリサイドなどの異なつたシリサイドを用い
る事が提案された。例えば、IBM Technical
Disclosure Bulletin.13，August 1970，pp，646
−648を参照にされたい。
ン半導体基板にオーミツク接点及びシヨツトキ・
バリヤ接点を設けるために、白金シリサイド（珪
化物）、パラジウム・シリサイド、ニツケル・シ
リサイド、ジルコニウム・シリサイド、ハフニウ
ム・シリサイドなどの異なつたシリサイドを用い
る事が提案された。例えば、IBM Technical
Disclosure Bulletin.13，August 1970，pp，646
−648を参照にされたい。
従来の諸文献には、金属接点の機能を満足させ
る多数の金属系が開示されているが、オーミツク
接点を得るための１つの好ましい系は白金シリサ
イド／アルミニウムであり、シヨツトキ・バリヤ
接点を得るための１つの好ましい系シリサイド層
とアルミニウム層との間にクロム、チタン、タン
グステン、またはチタン−タングテン合金よりな
るバリヤ層を用いるものである。
る多数の金属系が開示されているが、オーミツク
接点を得るための１つの好ましい系は白金シリサ
イド／アルミニウムであり、シヨツトキ・バリヤ
接点を得るための１つの好ましい系シリサイド層
とアルミニウム層との間にクロム、チタン、タン
グステン、またはチタン−タングテン合金よりな
るバリヤ層を用いるものである。
通常これらの金属は、所望の接点開口を画成す
るマスク層を用い、略350℃よりも高い温度で高
真空において、電子ビーム蒸着もしくはカソー
ド・パツタリングによつて、細心にクリーニング
したシリコン半導体基板上に付着される。高真空
におけるこれらの付着技法はこれまで満足には解
決し得なかつたいくつかの問題を含む。例えば、
およそ350℃の温度の高真空雰囲気での白金の蒸
着、そしてそれに続くシンタリングによる白金シ
リサイド半導接点の形成工程において、酸素の豊
富な層が接点領域に形成され、良質の白金シリサ
イド接点を形成する事ができなくなるという事実
が観察された。オージエ（Auger）電子分光法に
よつて検出できるこの層は電気的な接点特性を劣
化させる原因となる。例えば、接触抵抗が高くな
る、特性が非線形型に変動する、といつた現象が
この様にして作つたシヨツトキ・バリヤ・ダイオ
ードにおいて観察された。
るマスク層を用い、略350℃よりも高い温度で高
真空において、電子ビーム蒸着もしくはカソー
ド・パツタリングによつて、細心にクリーニング
したシリコン半導体基板上に付着される。高真空
におけるこれらの付着技法はこれまで満足には解
決し得なかつたいくつかの問題を含む。例えば、
およそ350℃の温度の高真空雰囲気での白金の蒸
着、そしてそれに続くシンタリングによる白金シ
リサイド半導接点の形成工程において、酸素の豊
富な層が接点領域に形成され、良質の白金シリサ
イド接点を形成する事ができなくなるという事実
が観察された。オージエ（Auger）電子分光法に
よつて検出できるこの層は電気的な接点特性を劣
化させる原因となる。例えば、接触抵抗が高くな
る、特性が非線形型に変動する、といつた現象が
この様にして作つたシヨツトキ・バリヤ・ダイオ
ードにおいて観察された。
酸素に富む層は、真空室内に残留する酸素及び
蒸気が露出したシリコン基板の接点領域に存在す
ることによつて、および350℃のプロセス温度で
成長する薄い二酸化シリコンであるとこれまで考
えられてきた。その結果、真空室内の酸素含有量
を減らす事によつて接点の特性を改良する試みが
なされた。これまでは次の様ないくつかの方法が
適用されてきた。第１の方法では、いわゆる
MeiBnerトラツプの冷却及び加熱が用いられた
が、サイクル時間が長くなり、結果として生産性
が低下した。
蒸気が露出したシリコン基板の接点領域に存在す
ることによつて、および350℃のプロセス温度で
成長する薄い二酸化シリコンであるとこれまで考
えられてきた。その結果、真空室内の酸素含有量
を減らす事によつて接点の特性を改良する試みが
なされた。これまでは次の様ないくつかの方法が
適用されてきた。第１の方法では、いわゆる
MeiBnerトラツプの冷却及び加熱が用いられた
が、サイクル時間が長くなり、結果として生産性
が低下した。
第２の方法では、白金層を付着する間、基板の
温度を下げた。この方法に欠点は、シリコン半導
体基板に対する白金シリサイド・フイルムの付着
性がよくなく、結果として電気的接点特性が悪化
する点にある。第３の方法では冷却下シリコン・
ウエハ上に白金フイルムを付着し、その付着工程
の間ウエハをおよそ350℃まで加熱した。しかし
ながらこの方法は制御が困難で、製造には適して
いない。
温度を下げた。この方法に欠点は、シリコン半導
体基板に対する白金シリサイド・フイルムの付着
性がよくなく、結果として電気的接点特性が悪化
する点にある。第３の方法では冷却下シリコン・
ウエハ上に白金フイルムを付着し、その付着工程
の間ウエハをおよそ350℃まで加熱した。しかし
ながらこの方法は制御が困難で、製造には適して
いない。
金属フイルムの付着前に真空室内でカソード・
パツタリングによつて基板表面をクリーニングす
ることも既に検討されている。（例えば、Journal
of Electro−Chemical Society，Vol.122，1975
年、p.1337）。この方法では基板表面がクリーニ
ングされるが、クリーニング中の再スパツタリン
グによつて、鉄、ニツケル及び他の金属不純物が
シリコン・ウエハの表面に付着し、その結果、接
点に付着することになる。しかも、酸素はこれら
の不純物と関係なく常に検出可能である。
パツタリングによつて基板表面をクリーニングす
ることも既に検討されている。（例えば、Journal
of Electro−Chemical Society，Vol.122，1975
年、p.1337）。この方法では基板表面がクリーニ
ングされるが、クリーニング中の再スパツタリン
グによつて、鉄、ニツケル及び他の金属不純物が
シリコン・ウエハの表面に付着し、その結果、接
点に付着することになる。しかも、酸素はこれら
の不純物と関係なく常に検出可能である。
［発明の目的］
本発明の目的は真空系における酸素含有量がな
く、酸化物の生じない金属接点を形成しうる改良
された方法を提供することである。
く、酸化物の生じない金属接点を形成しうる改良
された方法を提供することである。
［発明の概要］
本発明の方法は酸化物の生じないオーミツク接
点並びに酸化物の生じないシヨツトキ・バリヤ接
点を形成するために用いることができる。
点並びに酸化物の生じないシヨツトキ・バリヤ接
点を形成するために用いることができる。
上記の様に、白金、パラジウム、ニツケル、ロ
ジウム、ジリコニウム、及びハフニウムからなる
群から選択した金属を、略350℃よりも高い温度
で通常の高真空雰囲気において蒸着またはスパツ
タリングによつて付着し、この金属のシリサイド
層を形成する時は、オージエ電子分光法によつて
検出できる酸素に富んだ層が形成される。この酸
素に富んだ層はシリコン基板表面の酸化によつて
形成される薄い二酸化シリコン層であるが、これ
に関連して本発明者が確認したことは、金属を付
着する前の加熱プロセス・ステツプの期間にはシ
リコン基板の表面において酸化物の成長が事実上
認められず、付着される金属がシリコン基板の表
面に突き当つて最初の金属原子層を形成する時に
のみシリコン基板の表面が酸化されるということ
である。これは、上記の白金などの金属がシリコ
ン基板表面の酸化対する触媒として働き、触媒効
果を与えることによると考えられる。上記金属を
付着した時は、330℃以上の相対的に低い温度に
おいてシリコン上に二酸化シリコンが形成される
ことが認められた。上記の白金などの金属の触媒
作用は知られており、種々の方法で用いられてい
るが、金属付着時における二酸化シリコンの形成
に対する影響はこれまで認識されていなかつた。
ジウム、ジリコニウム、及びハフニウムからなる
群から選択した金属を、略350℃よりも高い温度
で通常の高真空雰囲気において蒸着またはスパツ
タリングによつて付着し、この金属のシリサイド
層を形成する時は、オージエ電子分光法によつて
検出できる酸素に富んだ層が形成される。この酸
素に富んだ層はシリコン基板表面の酸化によつて
形成される薄い二酸化シリコン層であるが、これ
に関連して本発明者が確認したことは、金属を付
着する前の加熱プロセス・ステツプの期間にはシ
リコン基板の表面において酸化物の成長が事実上
認められず、付着される金属がシリコン基板の表
面に突き当つて最初の金属原子層を形成する時に
のみシリコン基板の表面が酸化されるということ
である。これは、上記の白金などの金属がシリコ
ン基板表面の酸化対する触媒として働き、触媒効
果を与えることによると考えられる。上記金属を
付着した時は、330℃以上の相対的に低い温度に
おいてシリコン上に二酸化シリコンが形成される
ことが認められた。上記の白金などの金属の触媒
作用は知られており、種々の方法で用いられてい
るが、金属付着時における二酸化シリコンの形成
に対する影響はこれまで認識されていなかつた。
本発明の方法は、高度の真空における酸素含有
量を有効に減じるために、金属付着の際のシリコ
ン基板表面の酸化現象を利用して、酸化物の生じ
ない金属シリサイド接点を形成するものである。
量を有効に減じるために、金属付着の際のシリコ
ン基板表面の酸化現象を利用して、酸化物の生じ
ない金属シリサイド接点を形成するものである。
酸化物の生じない金属シリサイド接点を形成す
るために、基板ホルダーを含む真空室を用いる。
基板ホルダーの第１の基板保持領域即ち第１のセ
クターに、露出したシリコン表面を有するクリー
ニングしたシリコン半導体基板を配置し、第２の
基板保持領域即ち第２のセクターに集積回路
（IC）を有するシリコン半導体基板を配置する。
基板ホルダーにおける全てのシリコン・ウエハを
高度な真空においておよそ330℃ないし550℃の所
望の基板温度まで加熱する。
るために、基板ホルダーを含む真空室を用いる。
基板ホルダーの第１の基板保持領域即ち第１のセ
クターに、露出したシリコン表面を有するクリー
ニングしたシリコン半導体基板を配置し、第２の
基板保持領域即ち第２のセクターに集積回路
（IC）を有するシリコン半導体基板を配置する。
基板ホルダーにおける全てのシリコン・ウエハを
高度な真空においておよそ330℃ないし550℃の所
望の基板温度まで加熱する。
次の蒸着もしくはスパツタリング工程におい
て、ICを有するシリコン半導体基板を配置した
基板ホルダーの第２のセクターをシヤツタを用い
て所望の金属源からマスクする。従つて金属は
ICを有しない基板上にのみ付着する。真空室内
の残留酸素は、真空室が実際上酸素のない状態を
呈するまでこれらのウエハによつて化学的に吸着
される。次に、その状態のままシヤツタを開放
し、ICを有する基版に対しても蒸着もしくはス
パツタリングを行なう。テストによると、２、３
秒後に生産ラインのための通常の真空系に存在す
る酸素が完全に化学吸着されることが分かつた。
この様にして作つた白金シリサイド接点において
行なつたオージエ電子分光法によるプロフイール
は白金シリサイド接点／シリコン界面において
も、白金シリサイド・フイルム内においても酸素
を示さなかつた。
て、ICを有するシリコン半導体基板を配置した
基板ホルダーの第２のセクターをシヤツタを用い
て所望の金属源からマスクする。従つて金属は
ICを有しない基板上にのみ付着する。真空室内
の残留酸素は、真空室が実際上酸素のない状態を
呈するまでこれらのウエハによつて化学的に吸着
される。次に、その状態のままシヤツタを開放
し、ICを有する基版に対しても蒸着もしくはス
パツタリングを行なう。テストによると、２、３
秒後に生産ラインのための通常の真空系に存在す
る酸素が完全に化学吸着されることが分かつた。
この様にして作つた白金シリサイド接点において
行なつたオージエ電子分光法によるプロフイール
は白金シリサイド接点／シリコン界面において
も、白金シリサイド・フイルム内においても酸素
を示さなかつた。
［実施例］
本発明の方法を用いて形成するオーミツク接点
及びシヨツトキ・バリヤ・ダイオードを含む半導
体チツプの一部分を第１図に示す。例えば、半導
体チツプ基板１は10Ω／cmの抵抗率のＰ−型シリ
コンよりなる。この基板１の上にＮ−エピタキシ
コンヤル層３が設けられるが、これは１×1016な
いし８×1016原子／cm3のものであるのが好まし
い。基板１はその表面へのリーチ・スルー領域５
及び７を介して設けた２つの埋設領域４及び６を
有する。基板はＰ＋副分離（サブ・アイソレーシ
ヨン）領域２を含む。ひいては、これはＰ＋分離
領域８と共にＮ＋領域を相互に分離する。
及びシヨツトキ・バリヤ・ダイオードを含む半導
体チツプの一部分を第１図に示す。例えば、半導
体チツプ基板１は10Ω／cmの抵抗率のＰ−型シリ
コンよりなる。この基板１の上にＮ−エピタキシ
コンヤル層３が設けられるが、これは１×1016な
いし８×1016原子／cm3のものであるのが好まし
い。基板１はその表面へのリーチ・スルー領域５
及び７を介して設けた２つの埋設領域４及び６を
有する。基板はＰ＋副分離（サブ・アイソレーシ
ヨン）領域２を含む。ひいては、これはＰ＋分離
領域８と共にＮ＋領域を相互に分離する。
領域２，４及び６は、基板１の表面をおおうマ
スク層（図示せず）に設けた窓部を介して所定の
不純物を散することに形成する。基板をＮ＋導電
型にする不純物は砒素もしくはリンであり、Ｐ−
導電型にするのはホウ素である。
スク層（図示せず）に設けた窓部を介して所定の
不純物を散することに形成する。基板をＮ＋導電
型にする不純物は砒素もしくはリンであり、Ｐ−
導電型にするのはホウ素である。
次にエツチングによつて基板１からマスク層を
除去し、層３をエピタキシヤル成長させると共に
領域２，４及び６を層３内へ外方拡散させる。例
えば二酸化シリコン層９及び窒化シリコン層１０
よりなるマスク層を層３の表面に形成し、このマ
スク層に窓部を形成する。この窓部を通してＮ
＋、Ｐ＋導電型を呈する不純物を拡散し、夫々領
域５，７及び分離領域８を形成する。
除去し、層３をエピタキシヤル成長させると共に
領域２，４及び６を層３内へ外方拡散させる。例
えば二酸化シリコン層９及び窒化シリコン層１０
よりなるマスク層を層３の表面に形成し、このマ
スク層に窓部を形成する。この窓部を通してＮ
＋、Ｐ＋導電型を呈する不純物を拡散し、夫々領
域５，７及び分離領域８を形成する。
次に窒化シリコン層１０の上及び窓部１１，１
２，１３，１４の内部に白金層１５を全体に付着
（ブランケツト付着）する。この付着のために、
フツ化水素酸水溶液（H2O：HF＝15：１ないし
５：１）でクリーニングしたウエハを真空室９
（第７図）内の基板ホルダー３の上に配置する。
第２のセクターとして示す基板ホルダーの位置に
は、ICを有するシリコン半導体基板２を配置す
る。第１のセクターには、ICを含まないクリー
ニングした未処理のシリコン半導体基板１を配置
する。基板ホルダーにおける全てのシリコン半導
体ウエハを1.33×10-6ミリバールの高真空におい
て、所定の基板温度（例えば350℃）まで加熱素
子８でもつて加熱する。次の白金の蒸着もしくは
カソード・スパツタリングにおいて、ICを含む
シリコン基板２を有する第２のセクターをシヤツ
タ７で白金源５からマスクし、よつて最初はIC
を含まない第１のセクターのシリコン基板１上に
のみ白金を付着する。真空室に残留する酸素は、
白金が半導体基板１の表面に突き当たつて最初の
白金原子層を形成するときシリコン基板１の表面
を酸化することによつてシリコン基板１に化学的
に吸着される。これによつて実際上酸素のない高
度な真空が得られる。生産ラインで通常用いられ
る蒸着装置に含まれる酸素は、２、３秒後には完
全に化学吸着されることが見出された。次いで、
シヤツタ７を開く。およそ40ナノメータの層がで
きるまで、第２のセクターのICを有する基板２
上に白金を蒸着もしくはカソード・スパツタリン
グする。窓部１３（第１図）における二酸化シリ
コンの層９はこの窓部内の白金が基板３と接触す
るのを阻止する。
２，１３，１４の内部に白金層１５を全体に付着
（ブランケツト付着）する。この付着のために、
フツ化水素酸水溶液（H2O：HF＝15：１ないし
５：１）でクリーニングしたウエハを真空室９
（第７図）内の基板ホルダー３の上に配置する。
第２のセクターとして示す基板ホルダーの位置に
は、ICを有するシリコン半導体基板２を配置す
る。第１のセクターには、ICを含まないクリー
ニングした未処理のシリコン半導体基板１を配置
する。基板ホルダーにおける全てのシリコン半導
体ウエハを1.33×10-6ミリバールの高真空におい
て、所定の基板温度（例えば350℃）まで加熱素
子８でもつて加熱する。次の白金の蒸着もしくは
カソード・スパツタリングにおいて、ICを含む
シリコン基板２を有する第２のセクターをシヤツ
タ７で白金源５からマスクし、よつて最初はIC
を含まない第１のセクターのシリコン基板１上に
のみ白金を付着する。真空室に残留する酸素は、
白金が半導体基板１の表面に突き当たつて最初の
白金原子層を形成するときシリコン基板１の表面
を酸化することによつてシリコン基板１に化学的
に吸着される。これによつて実際上酸素のない高
度な真空が得られる。生産ラインで通常用いられ
る蒸着装置に含まれる酸素は、２、３秒後には完
全に化学吸着されることが見出された。次いで、
シヤツタ７を開く。およそ40ナノメータの層がで
きるまで、第２のセクターのICを有する基板２
上に白金を蒸着もしくはカソード・スパツタリン
グする。窓部１３（第１図）における二酸化シリ
コンの層９はこの窓部内の白金が基板３と接触す
るのを阻止する。
第２図において、窒素雰囲気において、550℃
で約20分間半導体チツプをシンタリングする。こ
れによつて白金はシリコンと反応し、窓部１１，
１２，１４内に白金シリサイド１５′が形成され
る。二酸化シリコン層上の白金層を含む未反応の
白金を王水によるエツチングで除去する。第３図
に関連する次のプロセス・ステツプにおいて、窓
部１３内の二酸化シリコン層９をウエツト・エツ
チングもしくはドライ・エツチングで除去し、低
いバリヤ高さを有する。シヨツトキ・バリヤ・ダ
イオードのアノードを構成する基板３の部分を露
出させる。
で約20分間半導体チツプをシンタリングする。こ
れによつて白金はシリコンと反応し、窓部１１，
１２，１４内に白金シリサイド１５′が形成され
る。二酸化シリコン層上の白金層を含む未反応の
白金を王水によるエツチングで除去する。第３図
に関連する次のプロセス・ステツプにおいて、窓
部１３内の二酸化シリコン層９をウエツト・エツ
チングもしくはドライ・エツチングで除去し、低
いバリヤ高さを有する。シヨツトキ・バリヤ・ダ
イオードのアノードを構成する基板３の部分を露
出させる。
次に、窓部１１ないし１４に例えばタンタルの
メタライゼーシヨン系を付着する。この付着に
は、リフト・オフ技法を用いることができる。こ
の方法を第４図ないし第６図に示す。メタライゼ
ーシヨンを形成するために他の方法は、ウエツ
ト・エツチングもしくは反応性イオン・エツチン
グないしプラズマ・エツチング・プロセスであ
る。しかしながら、リフト・オフ・プロセスは非
常に改良されたメタライゼーシヨンの画定を可能
とし、よつて配線に必要な面積を相当減じること
ができる。
メタライゼーシヨン系を付着する。この付着に
は、リフト・オフ技法を用いることができる。こ
の方法を第４図ないし第６図に示す。メタライゼ
ーシヨンを形成するために他の方法は、ウエツ
ト・エツチングもしくは反応性イオン・エツチン
グないしプラズマ・エツチング・プロセスであ
る。しかしながら、リフト・オフ・プロセスは非
常に改良されたメタライゼーシヨンの画定を可能
とし、よつて配線に必要な面積を相当減じること
ができる。
第４図において、ポリエーテル・スルホン２０
の薄い層２０をブランケツト付着する。層２０の
上に、有機ポリマ（例えば、非感光性にすべく後
のプロセスにおいて210℃ないし230℃にベークす
る、ノボラツク樹脂ベースのポジのフオトレジス
ト）の層２２を付着する。フオトレジスト層２２
の上に、メチルシロキサン樹脂のバリヤ層２４
を、次に放射感応樹脂の層２６を付着する。
の薄い層２０をブランケツト付着する。層２０の
上に、有機ポリマ（例えば、非感光性にすべく後
のプロセスにおいて210℃ないし230℃にベークす
る、ノボラツク樹脂ベースのポジのフオトレジス
ト）の層２２を付着する。フオトレジスト層２２
の上に、メチルシロキサン樹脂のバリヤ層２４
を、次に放射感応樹脂の層２６を付着する。
第３図の窓部１１，１２，１３及び１４に従う
レリーフ・パターンを形成するためにフオトレジ
スト層２６を露光し、現像する。第３図の窓部に
対応する第５図の窓部１１′，１２′，１３′及び
１４′を露出させるように、下層２０，２２及び
２４を選択的に除去するためにフオトレジスト・
マスク２６が用いられる。
レリーフ・パターンを形成するためにフオトレジ
スト層２６を露光し、現像する。第３図の窓部に
対応する第５図の窓部１１′，１２′，１３′及び
１４′を露出させるように、下層２０，２２及び
２４を選択的に除去するためにフオトレジスト・
マスク２６が用いられる。
窓部を作つたのち、白金シリサイド層１５′を
含む露出した基板をクリーニング（プレクリーニ
ング）する。このクリーニングは、厳格に制御さ
れた放射条件の下で、例えば15：１ないし５：１
の水及びフツ化水素酸の混合液を用いて行うこと
ができる。この方法を用いておよそ0.5eVの低い
バリヤ高さを有するシヨツトキ・バリヤ・ダイオ
ードを作ることができる。更に半導体の表面を、
スパツタリング室内においてそのままの状態でカ
ソード・スパツタリングによつてクリーニングす
ることを試みた。この方法によつて0.5eVのバリ
ヤの高さを得たが、正確には再現し得なかつた。
含む露出した基板をクリーニング（プレクリーニ
ング）する。このクリーニングは、厳格に制御さ
れた放射条件の下で、例えば15：１ないし５：１
の水及びフツ化水素酸の混合液を用いて行うこと
ができる。この方法を用いておよそ0.5eVの低い
バリヤ高さを有するシヨツトキ・バリヤ・ダイオ
ードを作ることができる。更に半導体の表面を、
スパツタリング室内においてそのままの状態でカ
ソード・スパツタリングによつてクリーニングす
ることを試みた。この方法によつて0.5eVのバリ
ヤの高さを得たが、正確には再現し得なかつた。
第５図に示す様に、基板及びリフト・オフ・マ
スク上にメタライゼーシヨン層２８をブランケツ
ト付着した。この実施例ではタンタルを用いた。
低いバリヤ高さを示すシヨツトキ・バリヤ接点を
得るためには、非常に細心にプロセスを実行して
タンタル層を付着させる必要がある。
スク上にメタライゼーシヨン層２８をブランケツ
ト付着した。この実施例ではタンタルを用いた。
低いバリヤ高さを示すシヨツトキ・バリヤ接点を
得るためには、非常に細心にプロセスを実行して
タンタル層を付着させる必要がある。
電子ビーム蒸発源を用いて最も首尾よく達成さ
れる付着プロセスは白金層１５を付着させたのと
同じ付着室内で行なうものである。室内の初期圧
力はおよそ1.33×10-9ミリバールであり、プロセ
ス中の圧力はおよそ1.33×10-7ミリバールであ
る。基板の最高温度は200℃である。上記圧力は
室内の水分、炭化水素及び他のガス状の汚れの量
に関して重要である。圧力が高ければ高い程、水
分の量及び汚染物の割合が大となり、よつてタン
タル層の酸化が容易に生じ、バリヤ高さが0.5eV
よりも高くなる。
れる付着プロセスは白金層１５を付着させたのと
同じ付着室内で行なうものである。室内の初期圧
力はおよそ1.33×10-9ミリバールであり、プロセ
ス中の圧力はおよそ1.33×10-7ミリバールであ
る。基板の最高温度は200℃である。上記圧力は
室内の水分、炭化水素及び他のガス状の汚れの量
に関して重要である。圧力が高ければ高い程、水
分の量及び汚染物の割合が大となり、よつてタン
タル層の酸化が容易に生じ、バリヤ高さが0.5eV
よりも高くなる。
しかし真空圧を制御しても、シヨツトキ・バリ
ヤ・ダイオードの電気的特性の十分な安定性は保
証されず、歩どまりの損失は避け得なかつた。し
かしながら電気的特性の再現性は、エツチングに
よつてクリーニングしたIC回路を有するシリコ
ン半導体基板の実際の蒸着の前に未処理のシリコ
ン半導体基板をタンタルで蒸着した場合に、相当
改良することができる。そのため、第７図の蒸発
源５からきれいにエツチングしたシリコン半導体
基板１の上にタンタルが付着される。およそ30秒
後、ICを有する半導体基板２をマスクするシヤ
ツタ７が開かれ、シリコン基板２のための蒸着が
行なわれる。およそ0.2ナノメータ／秒の割合で
行なう蒸着が、60±15ナノメータの層厚を得るま
で続けられる。半導体基板のタンタル付着は電子
ビーム蒸発を用いて、あるいは同じ圧力及び温度
条件で、高周波スパツタリングによつて実施する
ことができる。これらの条件の下で得たタンタル
層は体心立方結晶からなる。
ヤ・ダイオードの電気的特性の十分な安定性は保
証されず、歩どまりの損失は避け得なかつた。し
かしながら電気的特性の再現性は、エツチングに
よつてクリーニングしたIC回路を有するシリコ
ン半導体基板の実際の蒸着の前に未処理のシリコ
ン半導体基板をタンタルで蒸着した場合に、相当
改良することができる。そのため、第７図の蒸発
源５からきれいにエツチングしたシリコン半導体
基板１の上にタンタルが付着される。およそ30秒
後、ICを有する半導体基板２をマスクするシヤ
ツタ７が開かれ、シリコン基板２のための蒸着が
行なわれる。およそ0.2ナノメータ／秒の割合で
行なう蒸着が、60±15ナノメータの層厚を得るま
で続けられる。半導体基板のタンタル付着は電子
ビーム蒸発を用いて、あるいは同じ圧力及び温度
条件で、高周波スパツタリングによつて実施する
ことができる。これらの条件の下で得たタンタル
層は体心立方結晶からなる。
タンタル層２８の付着後、クロム層３０、及び
アルミニウム、銅をドープしたアルミヌウムもし
くは銅をドープしたアルミニウム・シリコンの層
３２を好ましくは同じ蒸着室内で付着する。クロ
ム層は、水蒸気を室内へ供給しつつ、好ましくは
およそ60−100ナノメールの厚さまで付着する。
基板は160℃の最高温度に維持する。水蒸気を室
内に供給しつつ付着されるクロムはアルミニウム
とタンタルとの間のバリヤ層として働く。
アルミニウム、銅をドープしたアルミヌウムもし
くは銅をドープしたアルミニウム・シリコンの層
３２を好ましくは同じ蒸着室内で付着する。クロ
ム層は、水蒸気を室内へ供給しつつ、好ましくは
およそ60−100ナノメールの厚さまで付着する。
基板は160℃の最高温度に維持する。水蒸気を室
内に供給しつつ付着されるクロムはアルミニウム
とタンタルとの間のバリヤ層として働く。
アルミニウムはおよそ850ないし1000ナモメー
タの層厚まで付着するのがよい。微量の銅をドー
プしたアルミニウムが純粋のアルミニウムよりも
好ましい。第５図はこのプロセスによつて得られ
る構造体を示す。リフト・オフ構造２０，２２及
び２４及び重ねた金属層２８，３０及び３２は適
当な溶剤例えばＮ−メチルピロリドンを用いてす
ばやくトリフ・オフされる。これによつて第６図
に示す様に、基板ないし酸化物層１０の表面に金
属パターンが残る。次にこの構造体はおよそ１時
間、400℃でシンタリングし、更に２時間、450℃
で再びシンタリングする。このシンタリングは
0.5eVのシヨツトキー・バリヤ・ダイオードの高
さをうるのに必要である。これで基本的プロセス
が完了する。
タの層厚まで付着するのがよい。微量の銅をドー
プしたアルミニウムが純粋のアルミニウムよりも
好ましい。第５図はこのプロセスによつて得られ
る構造体を示す。リフト・オフ構造２０，２２及
び２４及び重ねた金属層２８，３０及び３２は適
当な溶剤例えばＮ−メチルピロリドンを用いてす
ばやくトリフ・オフされる。これによつて第６図
に示す様に、基板ないし酸化物層１０の表面に金
属パターンが残る。次にこの構造体はおよそ１時
間、400℃でシンタリングし、更に２時間、450℃
で再びシンタリングする。このシンタリングは
0.5eVのシヨツトキー・バリヤ・ダイオードの高
さをうるのに必要である。これで基本的プロセス
が完了する。
第６図において、高いバリヤ高さを呈するバリ
ヤ・ダイオードを参照番号３４，３３５で示し、
低いバリヤ高さを呈するシヨツトキ・バリヤ・ダ
イオードを３６，３７で示す。同じメタラージイ
（タンタル）を用いて、３個の異なる種類の接点
を作つた。両ダイオードのカソード３５，３７は
層３内のＮ＋導電型領域５及び７へ接続されるオ
ーミツク接点である。高いバリヤ高さを呈するシ
ヨツトキ・バリヤ・ダイオードのアノード３４は
白金シリサイド層１５′とアルミニウム層３２と
の間にクロム−タンタルのメタライゼーシヨンを
用いている。クロム層３０は拡散バリヤとして働
く。白金シリサイド層１５は、白金シリサイドが
存在しない、低いバリヤ高さを呈するシヨツト
キ・バリヤ・ダイオードのアノード３６よりも大
きなバリヤ高さを生じる。領域３６において、タ
ンタル層２８はＮ−シリコン基板３と直接に接触
する。本発明においてブランケツト付着されるタ
ンタルのかわりに、他の金属、例えばチタンもし
くはチタン−タングステンを用いることも可能で
ある。第７図の装置は本発明の方法を実施するの
に用いられる。付着室９において、基板ホルダー
３は回転しうる様に作られている。ホルダー３の
上には加熱素子８及びレフクレタ４が設けられ
る。回転しうる様に作られたシヤツタ７によつ
て、金属蒸着の初期の段階において基板ホルダー
３の第２のセクターにおけるシリコン半導体基板
２がマスクされる。参照番号５は所定の金属の源
である。第１のセクターのシリコン半導体基板１
の蒸着に続いて、金属源５及び基板２の間のシヤ
ツタ７が開かれ、第２のセクターにおけるICを
有する半導体基板２が蒸着される。回転しうる様
に作られたシヤツタ６によつて蒸着のための開始
点を設定することが可能である。付着室９内で
は、図示しないポンプでもつて高度の真空状態を
得ることができる。
ヤ・ダイオードを参照番号３４，３３５で示し、
低いバリヤ高さを呈するシヨツトキ・バリヤ・ダ
イオードを３６，３７で示す。同じメタラージイ
（タンタル）を用いて、３個の異なる種類の接点
を作つた。両ダイオードのカソード３５，３７は
層３内のＮ＋導電型領域５及び７へ接続されるオ
ーミツク接点である。高いバリヤ高さを呈するシ
ヨツトキ・バリヤ・ダイオードのアノード３４は
白金シリサイド層１５′とアルミニウム層３２と
の間にクロム−タンタルのメタライゼーシヨンを
用いている。クロム層３０は拡散バリヤとして働
く。白金シリサイド層１５は、白金シリサイドが
存在しない、低いバリヤ高さを呈するシヨツト
キ・バリヤ・ダイオードのアノード３６よりも大
きなバリヤ高さを生じる。領域３６において、タ
ンタル層２８はＮ−シリコン基板３と直接に接触
する。本発明においてブランケツト付着されるタ
ンタルのかわりに、他の金属、例えばチタンもし
くはチタン−タングステンを用いることも可能で
ある。第７図の装置は本発明の方法を実施するの
に用いられる。付着室９において、基板ホルダー
３は回転しうる様に作られている。ホルダー３の
上には加熱素子８及びレフクレタ４が設けられ
る。回転しうる様に作られたシヤツタ７によつ
て、金属蒸着の初期の段階において基板ホルダー
３の第２のセクターにおけるシリコン半導体基板
２がマスクされる。参照番号５は所定の金属の源
である。第１のセクターのシリコン半導体基板１
の蒸着に続いて、金属源５及び基板２の間のシヤ
ツタ７が開かれ、第２のセクターにおけるICを
有する半導体基板２が蒸着される。回転しうる様
に作られたシヤツタ６によつて蒸着のための開始
点を設定することが可能である。付着室９内で
は、図示しないポンプでもつて高度の真空状態を
得ることができる。
第１図ないし第６図は本発明の方法の工程を説
明する図、第７図は本発明の方法の実施に用いる
装置を説明する図である。 １…半導体基板、２…Ｐ＋副分離領域、３…Ｎ
−エピタキシヤル層、４…Ｎ＋埋没領域、５…リ
ーチ・スルー領域、６…Ｎ＋埋没領域、７…リー
チ・スルー領域、８…Ｐ＋分離領域、９…二酸化
シリコン層、１０…窒化シリコン層、１１，１
２，１３，１４…窓部、１５…白金層。
明する図、第７図は本発明の方法の実施に用いる
装置を説明する図である。 １…半導体基板、２…Ｐ＋副分離領域、３…Ｎ
−エピタキシヤル層、４…Ｎ＋埋没領域、５…リ
ーチ・スルー領域、６…Ｎ＋埋没領域、７…リー
チ・スルー領域、８…Ｐ＋分離領域、９…二酸化
シリコン層、１０…窒化シリコン層、１１，１
２，１３，１４…窓部、１５…白金層。
Claims (1)
- 【特許請求の範囲】 １ 白金、パラジウム、ニツケル、ロジウム、ジ
ルコニウム、及びハフニウムからなる群から選択
した金属をシリコン表面に付着することを含む半
導体装置の製造方法にして、 所定の真空圧に維持した付着室の中に、上記群
から選択した金属を付着すべき所定のシリコン表
面部分を有すICを含むシリコン基板と、露出し
たシリコン表面を有するクリーニングしたシリコ
ン基板とを配置し、 上記ICを含むシリコン基板及び上記クリーニ
ングしたシリコン基板を330℃ないし550℃の温度
に加熱し、 シヤツタを用いて上記ICを含むシリコン基板
をマスクし、 上記真空圧及び温度において上記群から選択し
た金属を上記クリーニングしたシリコン基板に付
着し、次に上記シヤツタを開いて、上記群から選
択した金属を上記IC含むシリコン基板の上記所
定のシリコン表面部分に付着することを含むこと
を特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP831010590 | 1983-02-04 | ||
| EP19830101059 EP0115550B1 (de) | 1983-02-04 | 1983-02-04 | Verfahren zur Herstellung von Ohm'schen und/oder Schottky-Sperrschichtkontakten auf Halbleitersubstraten |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144124A JPS59144124A (ja) | 1984-08-18 |
| JPH0420255B2 true JPH0420255B2 (ja) | 1992-04-02 |
Family
ID=8190277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19447983A Granted JPS59144124A (ja) | 1983-02-04 | 1983-10-19 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0115550B1 (ja) |
| JP (1) | JPS59144124A (ja) |
| DE (1) | DE3372826D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19621855C2 (de) * | 1996-05-31 | 2003-03-27 | Univ Dresden Tech | Verfahren zur Herstellung von Metallisierungen auf Halbleiterkörpern unter Verwendung eines gepulsten Vakuumbogenverdampfers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2702282A1 (de) * | 1977-01-20 | 1978-07-27 | Siemens Ag | Verfahren zur herstellung von elektrodenkontakten und/oder leiterbahnen an halbleiterbauelementen |
| DE2758576C2 (de) * | 1977-12-29 | 1986-04-03 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zum Vermindern des Gehalts an bei der Herstellung von Silicium-Halbleiterbauelementen in das dotierte Halbleiterplättchen gelangtem Schwermetall |
-
1983
- 1983-02-04 EP EP19830101059 patent/EP0115550B1/de not_active Expired
- 1983-02-04 DE DE8383101059T patent/DE3372826D1/de not_active Expired
- 1983-10-19 JP JP19447983A patent/JPS59144124A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0115550A1 (de) | 1984-08-15 |
| JPS59144124A (ja) | 1984-08-18 |
| DE3372826D1 (en) | 1987-09-03 |
| EP0115550B1 (de) | 1987-07-29 |
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