JPH04199240A - キャッシュシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、キャッシュシステムに関し、特にタグメモリ
まわりのキャッシュミス時の処理を効率的に行うシステ
ムを提供するものである。

（従来の技術） 従来のキャッシュシステムの基本的構成を第５図に示す
。ＣＰＵて生成されたキャッシュ検索、　アドレスは、
アドレスレジスタＡに保持される。

この検索アドレス情報中、キャッシュメモリ内部での割
り当て位置を示すセットアドレスｂが、デコーグＢを介
してキャッシュタグメモリＣに入力され、対応するデー
タのタグアドレスＣが比較器りに出力される。比較器り
では、キャッシュメモリに格納されているデータのタグ
アドレスＣと、入力された検索アドレスのタグアドレス
ａとを比較し、比較結果ｄをフラグメモリＥに保持する
。

この比較結果は、キャッシュメモリに格納されているデ
ータの更新を要求する信号Ｉとして利用される。

二つのタグアドレスが一致すれば（キャツシュヒツト）
、改めて検索アドレス情報に基づいて、当該ワードへの
アクセスｅが行われる。もしも、二つのタグアドレスが
不一致の場合は（キャッシュミス）、メインメモリへの
アクセスが行われ、キャッシュメモリＣ内のデータが更
新される。このキャッシュシステムの具体例を、第６図
に示す。

これは、「東芝レビュー、１９８９、ＶＯＬ４４、Ｎｏ
、３　″集積形キャッシュメモリ″Ｊに記載されたもの
で、詳しい説明はこの文献に譲りここでは省略する。

（発明が解決しようとする課題） 第７図に、キャッシュミスか連続して生した場合の、こ
のキャッシュシステムの動作を説明するタイミングチャ
ートを示す。動作は以下の順序で行われる。レジスタＡ
に検索アドレスαか格納される。キャッシュメモリＣで
検索が行われる。

フラグメモリＥがキャッシュミスを示す。キャッシュ更
新要求信号ｌか出力されると共にキャッシュミスに伴う
処理か行われる。この処理が終了するのを待って、フラ
グメモリＥての更新要求信号が解除されかつレジスタＡ
に次の検索アドレスβが格納される。以下検索アドレス
αと同様に、検索アドレスβについても、キャッシュメ
モリＣで検索が行われ、フラグメモリＥがキャッシュミ
スを示し、キャッシュ更新要求信号が出力されると共に
キャッシュミスに伴う処理が行われる。

この従来例によれば、第７図から明らかな様に、キャッ
シュミスか生じた場合、その処理が終了するまで、次の
検索動作を行うことが出来ない。これは、検索アドレス
は処理動作の間保持しなくてはならないが、その為のレ
ジスタが一本しがないためである。しかも、キャッシュ
ミスは離散的ではなく、連続的に発生するので、バスサ
イクルの効率が低下していた。この様なことは、処理を
効率的に行おうとする観点からして、全く不合理であり
プログラムの実行速度を低下させてしまっていた。

［発明の構成］ （課題を解決するための手段） 前記課題を解決する為に、本発明によれば、検索アドレ
スを保持するレジスタを二本設けた。

この内の一つは、検索動作が行われている間の検索アド
レスの保持に用いられ、他の一つは、キャッシュミス発
生時の処理中の検索アドレスの保持に用いられる。

（作用） これによって、キャッシュミスが発生した場合でも、次
の検索アドレスの検索動作が、ミスの処理と並行して行
うことができる。

（実施例） 第１図に本発明の第一の実施例としてのキャッシュシス
テムの基本的構成をしめずブロック図を示す。図中、Ａ
は検索すべきアドレスを保持するレジスタ、Ｂはこの検
索アドレスに含まれるセットアドレスをデコードするア
ドレスデコーダ、Ｃはタグアドレスとそれに対応するデ
ータが記録されたキャッシュタグメモリ、Ｄはレジスタ
Ａと検索するキャッシュタグメモリＣのアドレスタグを
比較する比較器、Ｅは比較結果を保持するフラグレジス
タを夫々示している。そして、本発明の実施例によれば
、検索アドレスを保持するレジスタがもう一つ設けられ
ている。即ち、図中符号Ｆて示したレジスタである。こ
れはレジスタＡと接続され、そこから検索アドレスが転
送されるのである。二つのレジスタは検索後の処理につ
いては、大体において同様の機能を持つ。この二つのレ
ジスタが設けられている目的は、検索動作及びキャッシ
ュミス処理動作の夫々に必要な検索アドレスを保持する
ことである。これら二つのレジスタからのアドレス情報
を適宜選択するために、各々の出力端子はセレクタＧを
介して諸要素に接続されている。比較器の出力には、フ
リップフロップからなる二つのフラグメモリＥ、Ｈか接
続され、その出力の論理和か更新要求信号Ｉとして出力
される。以下に、この第１図と共に第２図のタイミング
チャートも参照しなから、キャッシュミスが連続して起
こった場合の動作を説明する。

先ず、レジスタＡに検索アドレスαが格納される。この
アドレスαのセットアドレスｂは、セレクタＧとデコー
ダＢを経て、キャッシュメモリＣに与えられる。ここか
ら、対応するタグアドレスＣが出力され、比較器りで検
索アドレスαのタグアドレスａと比較されキャッシュミ
スを示すフラグ信号ｄがフラグメモリＥにセットされる
。同時に、レジスタＡに保持された検索アドレスαはレ
ジスタＢに転送され、次の検索アドレスβがレジスタＡ
に格納される。

次に、検索アドレスαのキャッシュミスに伴う処理動作
と、検索アドレスβの検索動作が並行して進行する。検
索動作はキャッシュミス処理動作よりも処理時間が短い
ので、先に終了する。そうすると、この検索結果（この
場合キャッシュミス）をしめずフラグ信号は、フラグメ
モリＥにセットされる。これと同時に、先の検索アドレ
スαに対する検索結果は、フラグメモリＥと共に出力が
アンド回路の出力に接続されたフラグメモリＨに転送さ
れここで保持される。従って、たとえフラグメモリＥの
キャッシュミス信号かセットされてなくとも、要求信号
Ｉは出力され続はミスの処理は継続される。

検索アドレスβに対するキャッシュミスの処理は、検索
アドレスαに対する処理か済み次第行われる。これは、
レジスタＡに格納されている検索アドレスβがレジスタ
Ｆに転送された上で行われる。それと同時に、更に次の
検索アドレスγがレジスタＡに読み込まれ、その検索処
理動作が並行して行われる。又、検索アドレスαの処理
の終了に伴い、フラグメモリＨのキャッシュミス信号は
解除される。

第３図は、本発明の第二の実施例である。これは、キャ
ッンユメモリからのアドレスタグの読みだしに時間がか
かり、キャッシュミスが発生し、当該検索アドレスか必
要になっても、その時にはレジスタＡの内容が更新され
てしまう場合に好適な例である。ここで、第１図のレジ
スタＡに対応（で、レジスタＡＩ及びレジスタＡ２が設
けられている。即ち、デコーダＢにレジスタＡ１内の検
索アドレスを転送すると共にそれをレジスタＡ２て保持
するのである。このレジスタＡ２は、ギャッシュミス処
理時のアドレス保持用として用いられ、レジスタＡ、は
比較器りへ接続され検索専用として用いられる。レジス
タＦの機能は、第一実施例と同しである。

第４図は、本発明の第三の実施例である。これは、キャ
ッシュメモリがらのアドレスタグの読みたしにかかる時
間が更に長く、比較器りでアドレスタグの比較を行おう
とする時には、レジスタＡの内容が更新されてしまって
いる場合に好適な例である。ここでも、第１図のレジス
タＡに対応して、レジスタＡ１及びレジスタＡ２が設け
られている。たたし、比較器りへの出力は、レジスタＡ
２から行われる。また、キャッシュタグメモリＣからの
出力は、タグ出力レジスタＪでラッチされる。この様な
構成では、レジスタＡ２　、タグ出力レジスタＪ及び比
較器りの二つの要素で、比較結果を保持することが出来
るため、フラグレジスタＥを省略できる。

以上、好ましい実施例について説明したか、本発明はこ
れに限定されるものではなく多くの変形例や応用例が考
えられることは言うまでもない。

［発明の効果］ キャッシュミスの処理を連続して行うことができ、バス
を効率的に運用出来る。

【図面の簡単な説明】

第１図は、本発明の第一の実施例を示すブロック図であ
る。 第２図は、第１図の構成によるキャッシュシステムの動
作を示すタイミングチャートである。 第３図は、本発明の第二の実施例を示すブロック図であ
る。 第４図は、本発明の第三の実施例を示すブロック図であ
る。 第５図は、従来のキャッシュシステムの基本的構成を示
すブロック図である。 第６図は、従来のキャッシュシステムの実例を示すブロ
ック図である。 第７図は、第５図の構成によるキャッシュシステムの動
作を示すタイミングチャートである。 Ａ、Ａ、、Ａ２．Ｆ・・・キャッシュ検索アドレスを保
持するレジスタ Ｂ・・・アドレスデコーダ Ｃ・・・キャッシュタグメモリ Ｄ・・・比較器

Claims (1)

1. 【特許請求の範囲】 キャッシュ検索アドレスを入力し、それを保持する第一
   のアドレスレジスタと、 この第一のアドレスレジスタに保持された検索アドレス
   を入力し、それを保持する第二のアドレスレジスタと、 前記第一および第二のアドレスレジスタと接続され、こ
   れらに保持された検索アドレスのセットアドレスを入力
   しこれをデコードするアドレスデコーダと、 前記アドレスデコーダからデコードされたセットアドレ
   スを入力し、これに対応するタグアドレスを出力するキ
   ャッシュタグメモリと、 前記第一のアドレスレジスタと接続され、ここから検索
   アドレスのタグアドレスを入力する一方、前記キャッシ
   ュタグメモリから出力されるタグアドレスを入力し、こ
   れら二つのタグアドレスの同一性を判定する比較器と、 前記比較器での判定結果を保持するフラグレジスタと、 前記キャッシュタグメモリ及び前記第一並びに第二のア
   ドレスレジスタと接続され、このアドレスレジスタの前
   記検索アドレス情報の一方を前記キャッシュタグメモリ
   へ選択的に転送するセレクタとからなるキャッシュシス
   テム。