JPH04199208A - メモリリセット制御方式 - Google Patents
メモリリセット制御方式Info
- Publication number
- JPH04199208A JPH04199208A JP2317818A JP31781890A JPH04199208A JP H04199208 A JPH04199208 A JP H04199208A JP 2317818 A JP2317818 A JP 2317818A JP 31781890 A JP31781890 A JP 31781890A JP H04199208 A JPH04199208 A JP H04199208A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- access
- section
- reset
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- 101000764357 Homo sapiens Protein Tob1 Proteins 0.000 description 1
- MMOXZBCLCQITDF-UHFFFAOYSA-N N,N-diethyl-m-toluamide Chemical compound CCN(CC)C(=O)C1=CC=CC(C)=C1 MMOXZBCLCQITDF-UHFFFAOYSA-N 0.000 description 1
- 102100026881 Protein Tob1 Human genes 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリリセット方式、特にＤＲＡＭをアクセ
ス装置がアクセスし、しかもリセットが非同期に入力さ
れるようなシステムに関する。
ス装置がアクセスし、しかもリセットが非同期に入力さ
れるようなシステムに関する。
従来、メモリ内容保持アクセスを必要とするメモリを有
し、システム初期化線（ＲＥＳＥＴ）が非同期にオンと
なるシステムにおいて、リセットによるメモリ破壊を防
止する一般的な方法として■リセット線を入力する前に
ホールト線を入力しアクセス装置を停止状態にしてから
リセット線を入力する方法と■特開平１−６５６５５
（１、３、１０）が知られている。Ｌ、かし■のホール
ト線によりアクセス装置部を停止状態にする方法は、ア
クセス装置部がホールト機能を有しているシステムにお
いてのみ適用可能であり、ホールト機能を有しないアク
セス装置部を有するシステムに適用できない。■の公知
例は非同期な要因が加わった場合（クロックの停止）メ
モリアクセスを禁止するものであり、アクセス実行時の
対策は考慮されていない。
し、システム初期化線（ＲＥＳＥＴ）が非同期にオンと
なるシステムにおいて、リセットによるメモリ破壊を防
止する一般的な方法として■リセット線を入力する前に
ホールト線を入力しアクセス装置を停止状態にしてから
リセット線を入力する方法と■特開平１−６５６５５
（１、３、１０）が知られている。Ｌ、かし■のホール
ト線によりアクセス装置部を停止状態にする方法は、ア
クセス装置部がホールト機能を有しているシステムにお
いてのみ適用可能であり、ホールト機能を有しないアク
セス装置部を有するシステムに適用できない。■の公知
例は非同期な要因が加わった場合（クロックの停止）メ
モリアクセスを禁止するものであり、アクセス実行時の
対策は考慮されていない。
前記従来技術は、アクセス装置部がホールト機能を有し
ている場合のシステムリセット方法であり、ホールト機
能を有していないアクセス装置について配慮されていな
かった。
ている場合のシステムリセット方法であり、ホールト機
能を有していないアクセス装置について配慮されていな
かった。
本発明の目的は、ホールト機能を有さないアクセス装置
部に非同期にリセットが入力されアクセス装置部が強制
終了した場合、アクセスモードをＤ Ｒ，Ａ Ｍアクセ
スから論理的に切り離すことによりＤＲＡＭ内容を破壊
することなくシステムを初期化することにある。
部に非同期にリセットが入力されアクセス装置部が強制
終了した場合、アクセスモードをＤ Ｒ，Ａ Ｍアクセ
スから論理的に切り離すことによりＤＲＡＭ内容を破壊
することなくシステムを初期化することにある。
本発明は、管理装置から非同期に入力されるリセットと
Ｄ ＲＡ、 Ｍに対し読み出し書き込み動作を行うアク
セス装置部とＤＲＡＭアクセスを制御するＤ Ｒ，Ａ
Ｍアクセス制御装置を有するシステムにおいて、ＤＲＡ
Ｍアクセス制御装置は、リセット入力時ＤＲＡＭアドレ
スストローブ信号を判定し該当するモードでＤＲＡＭア
クセスを実行する。□第１のアクセスモードは、リセッ
ト入力時ＤＲＡＭアクセスが実行されていない場合、以
後のＤＲＡＭアクセスを禁止する。第２のアクセスモー
ドは、リセット入力時Ｄ ＲＡ、 Ｍアクセスが実行中
である場合、ＤＲＡＭアクセスをアクセス装置部から論
理的に切り離しＤＲＡＭアクセス制御部が現在のサイク
ルを制御する。
Ｄ ＲＡ、 Ｍに対し読み出し書き込み動作を行うアク
セス装置部とＤＲＡＭアクセスを制御するＤ Ｒ，Ａ
Ｍアクセス制御装置を有するシステムにおいて、ＤＲＡ
Ｍアクセス制御装置は、リセット入力時ＤＲＡＭアドレ
スストローブ信号を判定し該当するモードでＤＲＡＭア
クセスを実行する。□第１のアクセスモードは、リセッ
ト入力時ＤＲＡＭアクセスが実行されていない場合、以
後のＤＲＡＭアクセスを禁止する。第２のアクセスモー
ドは、リセット入力時Ｄ ＲＡ、 Ｍアクセスが実行中
である場合、ＤＲＡＭアクセスをアクセス装置部から論
理的に切り離しＤＲＡＭアクセス制御部が現在のサイク
ルを制御する。
この方法によりリセット入力時のＩ） ＲＡ Ｍ内容破
壊を防止することができる、 〔作用〕 本発明は、管理装置から非同期に入力されるリセットと
ＤＲＡＭに対し読み出し書き込み動作を行うアクセス装
置部とＤＲＡＭアクセスを制御するＤＲＡＭアクセス制
御装置を有するシステムにおいて、ＤＲＡＭアクセス制
御装置は、リセット入力時アクセス装置からのＤＲＡＭ
アクセスストローブ線（ＳＴＲＯＢ）がオンしかもＤＲ
ＡＭアクセス制御装置からのＤＲＡＭアドレスストロー
ブ線（ＲＡＷ、Ｃ０Ｌ）両方がオフの場合、以後のＤＲ
ＡＭアドレスストローブ線をオフとし、リセット入力時
アクセス装置からのＤＲＡＭアクセスストローブ線（Ｓ
ＴＲＯＢ）がオンしかもＤＲＡＭアクセス制御装置から
のＤＲＡＭアドレスストローブ線（ＲＡＷ）がオンの場
合、ＤＲＡＭアクセスストローブ線（ＳＴＲＯＢ）を論
理的にＤＲＡＭアクセス制御装置から切り離し、ＤＲＡ
Ｍアドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）による正常
サイクルを実行する。
壊を防止することができる、 〔作用〕 本発明は、管理装置から非同期に入力されるリセットと
ＤＲＡＭに対し読み出し書き込み動作を行うアクセス装
置部とＤＲＡＭアクセスを制御するＤＲＡＭアクセス制
御装置を有するシステムにおいて、ＤＲＡＭアクセス制
御装置は、リセット入力時アクセス装置からのＤＲＡＭ
アクセスストローブ線（ＳＴＲＯＢ）がオンしかもＤＲ
ＡＭアクセス制御装置からのＤＲＡＭアドレスストロー
ブ線（ＲＡＷ、Ｃ０Ｌ）両方がオフの場合、以後のＤＲ
ＡＭアドレスストローブ線をオフとし、リセット入力時
アクセス装置からのＤＲＡＭアクセスストローブ線（Ｓ
ＴＲＯＢ）がオンしかもＤＲＡＭアクセス制御装置から
のＤＲＡＭアドレスストローブ線（ＲＡＷ）がオンの場
合、ＤＲＡＭアクセスストローブ線（ＳＴＲＯＢ）を論
理的にＤＲＡＭアクセス制御装置から切り離し、ＤＲＡ
Ｍアドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）による正常
サイクルを実行する。
この方法によりリセット入力時のＤＲＡＭ内容破壊を防
止することができる。
止することができる。
以下、本発明の一実施例について説明する。
第１＠は、本発明の対象となるＤＲＡＭメモリを有する
システムの構成の一例を示す図である。
システムの構成の一例を示す図である。
第１図は、アクセス装置部１とＤＲＡＭアクセス制御装
置部２が共通バス６を介して接続され、ＤＲＡＭアクセ
ス制御装置部３とＤＲＡＭ部４は、バスで接続されてい
る。
置部２が共通バス６を介して接続され、ＤＲＡＭアクセ
ス制御装置部３とＤＲＡＭ部４は、バスで接続されてい
る。
管理装置部１は、システムを非同期に初期状態にするた
めのリセット要求線（ＲＥＳＥＴ）を有し、アクセス装
置部は、ＤＲＡＭをアクセスするためのＤＲＡＭアクセ
スストローブ線（ＳＴＲＯＢ）を有し、またこれに対応
したＤＲＡＭアクセス終了線（ＡＣ’Ｋ）とＤＲＡＭア
クセス用のアドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）２
本とＤＲＡＭアクセス用の読み出し又は書き込み指示線
（ＲＷ）を有している。
めのリセット要求線（ＲＥＳＥＴ）を有し、アクセス装
置部は、ＤＲＡＭをアクセスするためのＤＲＡＭアクセ
スストローブ線（ＳＴＲＯＢ）を有し、またこれに対応
したＤＲＡＭアクセス終了線（ＡＣ’Ｋ）とＤＲＡＭア
クセス用のアドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）２
本とＤＲＡＭアクセス用の読み出し又は書き込み指示線
（ＲＷ）を有している。
ＤＲＡＭアクセス用アドレス線（ＣＯＬ）は、ＤＲＡＭ
アクセス用アドレス線（ＲＡＷ）より一定時間遅れてオ
ンとなる。
アクセス用アドレス線（ＲＡＷ）より一定時間遅れてオ
ンとなる。
アクセス装置部のＤＲＡＭアクセスは、ＤＲＡＭアクセ
スストローブＩＩ （ＳＴＲＯＢ）をオンにしてＤＲＡ
Ｍアクセス制御装置部にＤＲＡＭへの読み出しまたは書
き込みを要求する。ＤＲＡＭアクセス制御装置部は、Ｄ
ＲＡＭアクセスストローブ線（ＳＴＲＯＢ）４：対して
、ＤＲＡＭに対シテＤＲＡＭアクセス用アドレスストロ
ーブ線（ＲＯＷ、Ｃ０Ｌ）をオンにしてＤＲＡＭ読み出
しまたは書き込みを開始し、ＤＲＡＭアクセスストロー
ブ！ （ＳＴＲＯＢ）がオンになってから、一定時間経
過後ＤＲＡＭアクセス終了線（ＡＣＫ）をオンにしてＤ
ＲＡＭアクセスを実行する。
スストローブＩＩ （ＳＴＲＯＢ）をオンにしてＤＲＡ
Ｍアクセス制御装置部にＤＲＡＭへの読み出しまたは書
き込みを要求する。ＤＲＡＭアクセス制御装置部は、Ｄ
ＲＡＭアクセスストローブ線（ＳＴＲＯＢ）４：対して
、ＤＲＡＭに対シテＤＲＡＭアクセス用アドレスストロ
ーブ線（ＲＯＷ、Ｃ０Ｌ）をオンにしてＤＲＡＭ読み出
しまたは書き込みを開始し、ＤＲＡＭアクセスストロー
ブ！ （ＳＴＲＯＢ）がオンになってから、一定時間経
過後ＤＲＡＭアクセス終了線（ＡＣＫ）をオンにしてＤ
ＲＡＭアクセスを実行する。
ＤＲＡＭアクセス実行を示すＤＲＡＭアクセスストロー
ブ線（ＳＴＲＯＢ）がオンとなり、システムを初期状態
にするリセット要求線（ＲＥＳＥＴ）がオンになるとＤ
ＲＡＭアクセス制御装置部は、アクセス装置部からのＤ
ＲＡＭアクセスストローブ線（ＳＴＲＯＢ）に関係なく
、ＤＲＡＭアクセスアドレスストローブ４９ （ＲＡＷ
、ＣＯ２、）からＤＲＡＭアクセスサイクルを判断し実
行する。
ブ線（ＳＴＲＯＢ）がオンとなり、システムを初期状態
にするリセット要求線（ＲＥＳＥＴ）がオンになるとＤ
ＲＡＭアクセス制御装置部は、アクセス装置部からのＤ
ＲＡＭアクセスストローブ線（ＳＴＲＯＢ）に関係なく
、ＤＲＡＭアクセスアドレスストローブ４９ （ＲＡＷ
、ＣＯ２、）からＤＲＡＭアクセスサイクルを判断し実
行する。
ＤＲＡＭアクセスストローブ線５ＴＲＯＢがオンし、Ｄ
ＲＡＭ用アドレスストローブ線（ＲＡＷ。
ＲＡＭ用アドレスストローブ線（ＲＡＷ。
Ｃ０Ｌ）がオフ状態でリセット要求１！Ａ（ＲＥＳＥＴ
）がオンとなった場合、ＤＲＡＭアクセス制御装置部は
、ＤＲＡＭ用アドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）
のオンを禁止し、ＤＲＡＭアクセスストローブ線（ＳＴ
ＲＯＢ）がオンしＤＲＡＭ用アドレス線（ＲＡＷ）がオ
ン状態で、リセット要求線（ＲＥＳＥＴ）がオンとなっ
た場合、ＤＲＡＭアクセス制御装置部は、一定時間ＤＲ
ＡＭアクセスストローブ線（ＲＡＷ、Ｃ０Ｌ）をオンに
保ち、ＤＲＡＭアクセスストローブ線（ＲＡ、 Ｗ 。
）がオンとなった場合、ＤＲＡＭアクセス制御装置部は
、ＤＲＡＭ用アドレスストローブ線（ＲＡＷ、Ｃ０Ｌ）
のオンを禁止し、ＤＲＡＭアクセスストローブ線（ＳＴ
ＲＯＢ）がオンしＤＲＡＭ用アドレス線（ＲＡＷ）がオ
ン状態で、リセット要求線（ＲＥＳＥＴ）がオンとなっ
た場合、ＤＲＡＭアクセス制御装置部は、一定時間ＤＲ
ＡＭアクセスストローブ線（ＲＡＷ、Ｃ０Ｌ）をオンに
保ち、ＤＲＡＭアクセスストローブ線（ＲＡ、 Ｗ 。
Ｃ０Ｌ）をオフとする。
以上説明した方式により、リセット要求線（ＲＥＳＥＴ
）がオンとなった場合、アクセス装置部とＤＲＡＭを論
理的に切り離すことができる。このことにより、リセッ
ト要求線（ＲＥＳＥＴ）によるアクセス装置部の強制終
了サイクルをＤ Ｒ，ＡＭに与えることなくシステムを
初期状態とすることができる。
）がオンとなった場合、アクセス装置部とＤＲＡＭを論
理的に切り離すことができる。このことにより、リセッ
ト要求線（ＲＥＳＥＴ）によるアクセス装置部の強制終
了サイクルをＤ Ｒ，ＡＭに与えることなくシステムを
初期状態とすることができる。
以上述べたように本発明によれば、非同期にリセットが
システムに入力されても、ＤＲＡＭへのアクセス状態を
判定することによりＤＲＡＭ内容を破壊することなくシ
ステムを初期状態にすることが可能である。
システムに入力されても、ＤＲＡＭへのアクセス状態を
判定することによりＤＲＡＭ内容を破壊することなくシ
ステムを初期状態にすることが可能である。
第１図は本発明の対象であるＤＲＡＭメモリを有するシ
ステムの構成を示し、かつ本発明における一実施例の構
成を示すブロック図である６１・・・管理装置部、
２・・・アクセス装置部。 ３・・・ＤＲＡＭアクセス制御装置部、４・・ＤＲＡＭ
（メモリ内容保持アクセスを必要とするメモリ） ５・・・バス、 ６・・・共通バス。 マ Ｖ）ｉ’ｚ 一−−−−−「−＝− 乙
ステムの構成を示し、かつ本発明における一実施例の構
成を示すブロック図である６１・・・管理装置部、
２・・・アクセス装置部。 ３・・・ＤＲＡＭアクセス制御装置部、４・・ＤＲＡＭ
（メモリ内容保持アクセスを必要とするメモリ） ５・・・バス、 ６・・・共通バス。 マ Ｖ）ｉ’ｚ 一−−−−−「−＝− 乙
Claims (1)
- １、管理装置から非同期にシステム初期化要求（以下リ
セットと略す）が入力され、共通バスを専有し読み出し
書き込み動作を実行するアクセス装置部とメモリ内容保
持アクセスを必要とするメモリ（以下ＤＲＡＭと略す）
と、アクセス装置部がＤＲＡＭをアクセスするための制
御を行うＤＲＡＭアクセス制御装置を有するシステムに
おいて、前記ＤＲＡＭアクセス制御装置は、リセットを
受け付けるとＤＲＡＭアドレスストローブ信号の状態を
判定し、該当の状態に応じたサイクルを実行することを
特徴とするメモリリセット制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317818A JPH04199208A (ja) | 1990-11-26 | 1990-11-26 | メモリリセット制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317818A JPH04199208A (ja) | 1990-11-26 | 1990-11-26 | メモリリセット制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199208A true JPH04199208A (ja) | 1992-07-20 |
Family
ID=18092391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317818A Pending JPH04199208A (ja) | 1990-11-26 | 1990-11-26 | メモリリセット制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355851A (ja) * | 1991-06-01 | 1992-12-09 | Pfu Ltd | メモリのデータ破壊防止方式 |
-
1990
- 1990-11-26 JP JP2317818A patent/JPH04199208A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355851A (ja) * | 1991-06-01 | 1992-12-09 | Pfu Ltd | メモリのデータ破壊防止方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5687183A (en) | Memory access system with overwrite prevention for overlapping write operations | |
| JPH02503485A (ja) | 多目的メモリ | |
| US5915080A (en) | Reprogramming device of a flash memory | |
| JPH05108548A (ja) | Ｄｍａコントローラ | |
| JPH04199208A (ja) | メモリリセット制御方式 | |
| JP2701739B2 (ja) | プロセッサの系切替え方式 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPH0594407A (ja) | バス制御方式 | |
| JPH02121185A (ja) | ダイナミックメモリの制御装置 | |
| JPH08221333A (ja) | Ｉｃカード装置 | |
| JPS61120396A (ja) | マイクロ・プロセッサ | |
| JPH0250390A (ja) | ダイナミックｒａｍ制御方式 | |
| JPS61165172A (ja) | メモリアクセス制御方式 | |
| JPH01258152A (ja) | メモリ制御装置 | |
| JPH04267455A (ja) | マイクロコンピュータシステム | |
| JPH06251585A (ja) | 半導体記憶装置 | |
| JPS63200254A (ja) | メモリ書込制御回路 | |
| JPH0711795B2 (ja) | 入出力装置の二重化方式 | |
| JPH01161556A (ja) | メモリ制御回路 | |
| JPS61166646A (ja) | メモリアクセス制御方式 | |
| JPH04137148A (ja) | ライト突き放し制御装置 | |
| JPS63228365A (ja) | マルチプロセツサシステム | |
| JPH0721076A (ja) | 情報処理装置 | |
| JPS62152056A (ja) | 情報処理装置 | |
| JPS61208542A (ja) | マイクロ・プログラム制御方式 |