JPH04194897A - メモリ制御装置のデータ処理方式 - Google Patents
メモリ制御装置のデータ処理方式Info
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- JPH04194897A JPH04194897A JP2318950A JP31895090A JPH04194897A JP H04194897 A JPH04194897 A JP H04194897A JP 2318950 A JP2318950 A JP 2318950A JP 31895090 A JP31895090 A JP 31895090A JP H04194897 A JPH04194897 A JP H04194897A
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- 230000004044 response Effects 0.000 claims description 3
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
本発明は、ビデオＲＡＭに格納されたデータを表示装置
に表示させる制御及び新たなデータをビデオＲＡＭに書
き込む制御を表示コントローラにより中央演算処理装置
とは独立して行うメモリ制御装置のデータ処理方式に関
する。
に表示させる制御及び新たなデータをビデオＲＡＭに書
き込む制御を表示コントローラにより中央演算処理装置
とは独立して行うメモリ制御装置のデータ処理方式に関
する。
［従来の技術］
ＣＲＴ （陰極管）デイスプレィ等の表示リフレノシュ
を必要とする表示装置に文字や図形等を含む画像を表示
させる場合は、表示画面を構成する表示データをビデオ
ＲＡＭに展開し、そのビデオＲＡ Ｍから表示コントロ
ーラか表示データを読出して表示装置に出力するように
なっている。そして表示コントローラは中央演算処理装
置とは独立して表示制御を行い、表示装置に中央演算装
置からの表示データを書込むときには、ちらつきのない
所定の画像品質を維持するために画像信号の有効表示期
間を避け、表示に関与していない期間、すなわち帰線期
間及び帰線消去期間を使用して表示コントローラが書込
み制御を行っている。
を必要とする表示装置に文字や図形等を含む画像を表示
させる場合は、表示画面を構成する表示データをビデオ
ＲＡＭに展開し、そのビデオＲＡ Ｍから表示コントロ
ーラか表示データを読出して表示装置に出力するように
なっている。そして表示コントローラは中央演算処理装
置とは独立して表示制御を行い、表示装置に中央演算装
置からの表示データを書込むときには、ちらつきのない
所定の画像品質を維持するために画像信号の有効表示期
間を避け、表示に関与していない期間、すなわち帰線期
間及び帰線消去期間を使用して表示コントローラが書込
み制御を行っている。
また停電か発生した場合にはビデオＲＡ Ｍはメモリハ
ックアップされていないため、表示コントローラがやは
り帰線期間及び帰線消去期間を使用してビデオＲＡ Ｍ
から表示データを読出して中央演算処理装置側に渡しメ
モリノ・ツクアップ機能付きのシステムメモリに退避さ
せ、停電復帰時には表示コントローラか中央演算処理装
置から退避した表示データをもらってやはり帰線期間及
び帰線消去期間を使用してビデオＲＡＭに書込むように
なっていた。
ックアップされていないため、表示コントローラがやは
り帰線期間及び帰線消去期間を使用してビデオＲＡ Ｍ
から表示データを読出して中央演算処理装置側に渡しメ
モリノ・ツクアップ機能付きのシステムメモリに退避さ
せ、停電復帰時には表示コントローラか中央演算処理装
置から退避した表示データをもらってやはり帰線期間及
び帰線消去期間を使用してビデオＲＡＭに書込むように
なっていた。
［発明か解決しようとする課題］
しかし停電発生時においてビデオＲＡ Ｍの表示データ
を退避させるのに表示コントローラを介して帰線期間及
び帰線消去期間を使用して行ったのでは表示データの退
避に時間かかかり、停電発生後システムが停止するまで
の時間か限られていることから表示データの十分な退避
かできなかった。
を退避させるのに表示コントローラを介して帰線期間及
び帰線消去期間を使用して行ったのでは表示データの退
避に時間かかかり、停電発生後システムが停止するまで
の時間か限られていることから表示データの十分な退避
かできなかった。
このため表示データの量が少ない場合は退避か可能であ
っても表示データの量が多い場合には退避し切れず表示
データか破壊される問題があった。
っても表示データの量が多い場合には退避し切れず表示
データか破壊される問題があった。
このようなときには停電復帰時に改めて表示データを作
成し直さなければならなかった。
成し直さなければならなかった。
そこで本発明は、停電発生時においてシステムが停止す
る前にビデオＲＡＭの表示データを確実に退避すること
ができ、また停電復帰時においてビデオＲＡＭに表示デ
ータを戻すことも簡単にでき、しかも汎用性を向上でき
るメモリ制御装置のデータ処理方式を提供しようとする
ものである。
る前にビデオＲＡＭの表示データを確実に退避すること
ができ、また停電復帰時においてビデオＲＡＭに表示デ
ータを戻すことも簡単にでき、しかも汎用性を向上でき
るメモリ制御装置のデータ処理方式を提供しようとする
ものである。
［課題を解決するための手段と作用］
本発明は、ビデオＲＡＭに格納されたデータを表示装置
に表示させる制御及び新たなデータをビデオＲＡＭに書
き込む制御を表示コントローラにより中央演算処理装置
とは独立して行うメモリ制御装置において、表示コント
ローラ側バスとビデオＲＡ Ｍ側バスをバス切換信号に
応動して切離すバス切換部と、このバス切換部、表示コ
ントローラ及びビデオＲＡＭを制御する切換制御部を設
け、切換制御部は、ビデオＲＡ Ｍ側バスのデータバス
幅を複数に分割するデータバス幅分割手段と、この分割
手段を制御してデータバス幅を変化させる制御手段を備
え、停電発生時及び停電復帰時、中央演算処理装置から
の指令によりバス切換部にバスを切離すためのバス切換
信号を出力すると共に、制御手段によりデータバス幅分
割手段を制御して中央演算処理装置側のシステムバスの
データバス幅にビデオＲＡ Ｍ側バスのデータバス幅を
合わせてビデオＲＡ Ｍ側バスを中央演算処理装置側の
システムバスと接続し、かつ表示コントローラに動作を
停止させるためのリセット信号を出力し、中央演算処理
装置は、停電発生時及び停電復帰時、ビデオＲＡ Ｍ側
バス、切換制御部及びシステムバスを介してビデオＲＡ
Ｍをアクセス制御し、停電発生時にはビデオＲＡ Ｍ
のデータを読出してメモリバックアップ機能付きシステ
ムメモリに退避させ、停電復帰時にはシステムメモリか
らデータを読出してビデオＲＡＭに戻すことにある。
に表示させる制御及び新たなデータをビデオＲＡＭに書
き込む制御を表示コントローラにより中央演算処理装置
とは独立して行うメモリ制御装置において、表示コント
ローラ側バスとビデオＲＡ Ｍ側バスをバス切換信号に
応動して切離すバス切換部と、このバス切換部、表示コ
ントローラ及びビデオＲＡＭを制御する切換制御部を設
け、切換制御部は、ビデオＲＡ Ｍ側バスのデータバス
幅を複数に分割するデータバス幅分割手段と、この分割
手段を制御してデータバス幅を変化させる制御手段を備
え、停電発生時及び停電復帰時、中央演算処理装置から
の指令によりバス切換部にバスを切離すためのバス切換
信号を出力すると共に、制御手段によりデータバス幅分
割手段を制御して中央演算処理装置側のシステムバスの
データバス幅にビデオＲＡ Ｍ側バスのデータバス幅を
合わせてビデオＲＡ Ｍ側バスを中央演算処理装置側の
システムバスと接続し、かつ表示コントローラに動作を
停止させるためのリセット信号を出力し、中央演算処理
装置は、停電発生時及び停電復帰時、ビデオＲＡ Ｍ側
バス、切換制御部及びシステムバスを介してビデオＲＡ
Ｍをアクセス制御し、停電発生時にはビデオＲＡ Ｍ
のデータを読出してメモリバックアップ機能付きシステ
ムメモリに退避させ、停電復帰時にはシステムメモリか
らデータを読出してビデオＲＡＭに戻すことにある。
また、ビデオＲＡＭをダイナミックＲＡＭで構成し、中
央演算処理装置側のシステムバスのデータバス幅か１６
ビット以上のときに切換制御部はビデオＲＡ Ｍが１回
のＲＡＳアクセスで２回以上のＣＡＳアクセスを行う高
速ベージングモードで動作するよう制御することにある
。
央演算処理装置側のシステムバスのデータバス幅か１６
ビット以上のときに切換制御部はビデオＲＡ Ｍが１回
のＲＡＳアクセスで２回以上のＣＡＳアクセスを行う高
速ベージングモードで動作するよう制御することにある
。
［実施例コ
以下、本発明の一実施例を図面を参照して説明する。
図において１はシステムの制御部本体を構成する中央演
算処理装置（以下、ＣＰＵと称する。）、２はメモリハ
ックアップ機能を備えたシステムメモリ、３は表示制御
装置である。
算処理装置（以下、ＣＰＵと称する。）、２はメモリハ
ックアップ機能を備えたシステムメモリ、３は表示制御
装置である。
前記ＣＰＵＩとシステムメモリ２及び表示制御装置３と
はシステムバス４を介して接続されている。
はシステムバス４を介して接続されている。
前記表示制御装置３はメモリ制御装置を構成し、表示装
置であるＣＲＴデイスプレィ５を制御するＣＲＴコント
ローラ６、表示データを格納したメモリハックアップ機
能のないビデオＲＡＭ（ランダム・アクセス・メモリ）
７を設けている。またＣ’ＲＴコントローラ側バス（デ
ータバス、アドレスバス）８とビデオＲＡ Ｍ側バス（
データ１１ス、アドレスバス）９を接離制御するバス切
換部１シ１及び停電発生時及び停電復帰時において、前
記ＣＰＵＩからの指令により前記バス切換部１０にバス
を切離すためのバス切換信号Ｓを出力すると共に前記ビ
デオＲＡ Ｍ側バス９を前記ＣＰＵＩ側のシステムバス
４と接続し、また前記表示コントローラ６に動作を停止
させるためのリセット信号Ｒを出力するとともに前記ビ
デオＲＡ Ｍ ７にコマンド制御信号Ｃ８を出力する切
換制御部１］を設けている。
置であるＣＲＴデイスプレィ５を制御するＣＲＴコント
ローラ６、表示データを格納したメモリハックアップ機
能のないビデオＲＡＭ（ランダム・アクセス・メモリ）
７を設けている。またＣ’ＲＴコントローラ側バス（デ
ータバス、アドレスバス）８とビデオＲＡ Ｍ側バス（
データ１１ス、アドレスバス）９を接離制御するバス切
換部１シ１及び停電発生時及び停電復帰時において、前
記ＣＰＵＩからの指令により前記バス切換部１０にバス
を切離すためのバス切換信号Ｓを出力すると共に前記ビ
デオＲＡ Ｍ側バス９を前記ＣＰＵＩ側のシステムバス
４と接続し、また前記表示コントローラ６に動作を停止
させるためのリセット信号Ｒを出力するとともに前記ビ
デオＲＡ Ｍ ７にコマンド制御信号Ｃ８を出力する切
換制御部１］を設けている。
前記ＣＲＴコントローラ６は電源か正常な通常時におい
ては前記ＣＰＵＩから表示データか転送されるとＣＲＴ
デイスプレィ５の帰線期間及び帰線消去期間を使用して
前記ビデオＲＡ Ｍ７にその表示データを書込むように
なっている。
ては前記ＣＰＵＩから表示データか転送されるとＣＲＴ
デイスプレィ５の帰線期間及び帰線消去期間を使用して
前記ビデオＲＡ Ｍ７にその表示データを書込むように
なっている。
前記バス切換部１０は前記切換制御部１１からバス切換
信号Ｓか入力されない状態ではＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ側バス９を接続保持し、前記切換
制御部１１からバス切換信号Ｓが入力されるとＣＲＴコ
ントローラ側バス８とビデオＲＡ Ｍ側バス９を切り離
し、ビデオＲＡＭ側バス９を前記切換制御部１１に解放
するようになっている。
信号Ｓか入力されない状態ではＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ側バス９を接続保持し、前記切換
制御部１１からバス切換信号Ｓが入力されるとＣＲＴコ
ントローラ側バス８とビデオＲＡ Ｍ側バス９を切り離
し、ビデオＲＡＭ側バス９を前記切換制御部１１に解放
するようになっている。
前記切換制御部１１は具体的には第２図に示すように、
制御部２１、下位バイトデータバッファ２２、上位バイ
トデータバッファ２３、リード／ライトバッファ２４及
びアドレスユニット２５からなり、前記制御部２１は前
記ＣＰＵＩからＲＤ（リート） ／ＷＥ （ライト）信
号及びＲＥＦ （リフレッシュ）信号が入力され、また
前記ＣＰＵＩにＲＤＹ （レディ）信号及びＭＥＭ（メ
モリ選択）信号を出ツノするようになっている。また前
記制御部２１は前記ＣＲＴコントローラ６にリセット信
号Ｒを出力し、前記バス切換部１０にバス切換信号Ｓを
出力し、かつ前記ビデオＲＡＭ７にコマンド制御信号Ｃ
８を出力するようになっている。また前記制御部２１は
前記リート／ライトバッファ２４＋：：ＢＣＴＬ（バッ
ファコントロール）信号ヲ出力するとともに前記アドレ
スユニット２５にＡＣＴＬ （アドレスコントロール）
信号を出力するようになっている。さらに前記制御部２
１は前記下位バイトデータハソファ２２にＥＮＬ （イ
ネーブルロー）信号を出力するとともに前記上位バイト
データバッファ２３にＥＮＨ（イネーブルハイ）信号を
出力するようになっている。
制御部２１、下位バイトデータバッファ２２、上位バイ
トデータバッファ２３、リード／ライトバッファ２４及
びアドレスユニット２５からなり、前記制御部２１は前
記ＣＰＵＩからＲＤ（リート） ／ＷＥ （ライト）信
号及びＲＥＦ （リフレッシュ）信号が入力され、また
前記ＣＰＵＩにＲＤＹ （レディ）信号及びＭＥＭ（メ
モリ選択）信号を出ツノするようになっている。また前
記制御部２１は前記ＣＲＴコントローラ６にリセット信
号Ｒを出力し、前記バス切換部１０にバス切換信号Ｓを
出力し、かつ前記ビデオＲＡＭ７にコマンド制御信号Ｃ
８を出力するようになっている。また前記制御部２１は
前記リート／ライトバッファ２４＋：：ＢＣＴＬ（バッ
ファコントロール）信号ヲ出力するとともに前記アドレ
スユニット２５にＡＣＴＬ （アドレスコントロール）
信号を出力するようになっている。さらに前記制御部２
１は前記下位バイトデータハソファ２２にＥＮＬ （イ
ネーブルロー）信号を出力するとともに前記上位バイト
データバッファ２３にＥＮＨ（イネーブルハイ）信号を
出力するようになっている。
前記下位バイトデータバッファ２２及び上位バイトデー
タバッファ２３はデータバス幅分割手段を構成し、ビデ
オＲＡ Ｍ ７からのバスをハイド単位で分割し、シス
テムバス４とのバス制御に使用されるものである。
タバッファ２３はデータバス幅分割手段を構成し、ビデ
オＲＡ Ｍ ７からのバスをハイド単位で分割し、シス
テムバス４とのバス制御に使用されるものである。
前記リート／ライトバッファ２４は前記ビデオＲＡＭ７
に対するデータのり一ト、ライトに使用されるものであ
る。
に対するデータのり一ト、ライトに使用されるものであ
る。
前記アドレスユニット２５は前記ビデオＲＡＭ７に対し
てアドレスを生成するものである。
てアドレスを生成するものである。
このような構成の本実施例においては、電源が正常な通
常時においてはＣＲＴコントローラ６はＣＰＵＩとは独
立してビデオＲＡＭ７から表示デ−タを読出しＣＲＴデ
イスプレィ５に表示制御する。
常時においてはＣＲＴコントローラ６はＣＰＵＩとは独
立してビデオＲＡＭ７から表示デ−タを読出しＣＲＴデ
イスプレィ５に表示制御する。
またＣ、Ｐ Ｕ １から新たな表示データが転送される
とＣＲＴコントローラ６はＣＲＴデイスプレィ５制御に
おける帰線期間及び帰線消去期間を使用してビデオＲＡ
Ｍ７にその表示データを書込む。
とＣＲＴコントローラ６はＣＲＴデイスプレィ５制御に
おける帰線期間及び帰線消去期間を使用してビデオＲＡ
Ｍ７にその表示データを書込む。
従ってビデオＲＡＭ７へのデータ書込み時においてちら
つきのない所定の画像品質を維持することができる。
つきのない所定の画像品質を維持することができる。
停電か発生するとＣＰＵＩは切換制御部１１に対してバ
スの直接制御を要求する。これにより切換制御部１］の
制御部２］はバス切換部］０にバス切換信号Ｓを出力す
る。しかしてバス切換部］０はＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ副バス９を切り離し、ビデオＲＡ
Ｍ側バス９、すなわちデータバス９Ａ及びアドレスバ
ス９Ｂを切換制御部１１に解放する。
スの直接制御を要求する。これにより切換制御部１］の
制御部２］はバス切換部］０にバス切換信号Ｓを出力す
る。しかしてバス切換部］０はＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ副バス９を切り離し、ビデオＲＡ
Ｍ側バス９、すなわちデータバス９Ａ及びアドレスバ
ス９Ｂを切換制御部１１に解放する。
また制御部２１はＣＲＴコントローラ６にリセット信号
Ｒを出力する。これによりＣＲＴコントローラ６はＣＲ
Ｔデイスプレィ５の表示制御を停止する。
Ｒを出力する。これによりＣＲＴコントローラ６はＣＲ
Ｔデイスプレィ５の表示制御を停止する。
そして制御部２１はＣＰＵＩからＲＤ 、／ Ｗ Ｅ信
号を入力すると、システムバス４を介してＣＰＵ１から
のアドレスを内部アドレスバス２６を通してアドレスユ
ニット２５に接続する。アドレスユニット２５はビデオ
ＲＡ Ｍ ７のためのデコードを行う。このとき制御部
２１はアドレスユニット２５に対してアドレスデコート
の制御及びアドレスの出力タイミングの制御のためにＡ
ＣＴＬ信号を出力する。
号を入力すると、システムバス４を介してＣＰＵ１から
のアドレスを内部アドレスバス２６を通してアドレスユ
ニット２５に接続する。アドレスユニット２５はビデオ
ＲＡ Ｍ ７のためのデコードを行う。このとき制御部
２１はアドレスユニット２５に対してアドレスデコート
の制御及びアドレスの出力タイミングの制御のためにＡ
ＣＴＬ信号を出力する。
またＣＰＵ］とのデータバスはシステムバス４を介して
下位バイトデータバッファ２２及び上位バイトデータバ
ッファ２３に接続されるか、このときＣＰＵＩのデータ
バスか８ビットの場合と１６ビットの場合とて異なる。
下位バイトデータバッファ２２及び上位バイトデータバ
ッファ２３に接続されるか、このときＣＰＵＩのデータ
バスか８ビットの場合と１６ビットの場合とて異なる。
（ａ）ＣＰ Ｕ ｌのデータバスか８ビットの場合この
場合はＣＰＵＩのデータバスは下位ハイトデータバソフ
ァ２２とのみ接続され、上位１１イトデータバツフア２
３は切離された状態となる。
場合はＣＰＵＩのデータバスは下位ハイトデータバソフ
ァ２２とのみ接続され、上位１１イトデータバツフア２
３は切離された状態となる。
すなわち停電発生時にはビデオＲＡ Ｍ ７のデータを
システムメモリ２に退避するためにＣＰＵＩから制御部
２１にＲＤ／ＷＥ信号のリード要求が入力される。そし
て制御部３１はＣＰＵＩのデータバス幅の設定をＣＰＵ
Ｉからの指令によって受け８ビットのときには下位ハイ
ドデータバッファ２２のみを選択する。これはＥＮＬ信
号をアクティブにしＥＮＨ信号をディスエイプルにする
ことにより行われる。
システムメモリ２に退避するためにＣＰＵＩから制御部
２１にＲＤ／ＷＥ信号のリード要求が入力される。そし
て制御部３１はＣＰＵＩのデータバス幅の設定をＣＰＵ
Ｉからの指令によって受け８ビットのときには下位ハイ
ドデータバッファ２２のみを選択する。これはＥＮＬ信
号をアクティブにしＥＮＨ信号をディスエイプルにする
ことにより行われる。
ビデオＲＡ Ｍ７のデータはデータバス９Ｄを介してリ
ード／ライトバッファ２４に転送される。
ード／ライトバッファ２４に転送される。
このとき制御部２１はビデオＲＡＭ７へのコマンド信号
Ｃ８とリード／ライトバッファ２４へのＢＣＴＬ信号と
の同期を合イっせる。
Ｃ８とリード／ライトバッファ２４へのＢＣＴＬ信号と
の同期を合イっせる。
こうしてビデオＲＡＭ７のデータがＣＰ Ｕ、 １を介
してシステムメモリ２に転送されることになる。
してシステムメモリ２に転送されることになる。
第３図はビデオＲＡ Ｍ ７をダイナミックＲＡＭで構
成したときのビデオＲＡ Ｍ７のアクセスタイミングを
示す図ｔＳＲＡＳ＃の立下りでロウアドレスか指定され
、ＣＡＳ＃の立下りてカラムアドレスが指定され、その
後のＣＡＳ＃のローレベル期間中においてライトＷＥ信
号をアクティブにしてデータの書き込みを行い、またリ
セット信号をアクティブにしてデータの読出しを行う。
成したときのビデオＲＡ Ｍ７のアクセスタイミングを
示す図ｔＳＲＡＳ＃の立下りでロウアドレスか指定され
、ＣＡＳ＃の立下りてカラムアドレスが指定され、その
後のＣＡＳ＃のローレベル期間中においてライトＷＥ信
号をアクティブにしてデータの書き込みを行い、またリ
セット信号をアクティブにしてデータの読出しを行う。
（ｂ） ＣＰ Ｕ １のデータバスかユ６ビノトの場
合この場合はＣＰＵＩのデータバスは下位ハイトデータ
バソファ２２と上位ハイドデータバッファ２３の両方に
接続される。
合この場合はＣＰＵＩのデータバスは下位ハイトデータ
バソファ２２と上位ハイドデータバッファ２３の両方に
接続される。
すなイつち停電発生時にはビデオＲＡＭ７のデータをシ
ステムメモリ２に退避するためにＣＰＴＪ］から制御部
２１にＲＤ／ＷＥ信号のＩＪ −Ｆ要求か入力される。
ステムメモリ２に退避するためにＣＰＴＪ］から制御部
２１にＲＤ／ＷＥ信号のＩＪ −Ｆ要求か入力される。
そして制御部３１はＣＰＵＩのデータバス幅の設定をＣ
ＰＵＩからの指令によって受け１６ビットのときには下
位バイトデータバッファ２２及び上位ハイドデータバッ
ファ２３の両方を選択する。これはＥＮＬ信号及びＥＮ
Ｈ信号の両方をアクティブにすることにより行われる。
ＰＵＩからの指令によって受け１６ビットのときには下
位バイトデータバッファ２２及び上位ハイドデータバッ
ファ２３の両方を選択する。これはＥＮＬ信号及びＥＮ
Ｈ信号の両方をアクティブにすることにより行われる。
ビデオＲＡＭ７のデータはデータバス９Ｄを介してリー
ド／ライトバッファ２４に転送される。
ド／ライトバッファ２４に転送される。
このとき制御部２１はビデオＲＡ Ｍ ７へのコマンド
信号Ｃ８とリート／ライトバッファ２４へのＢＣＴＬ信
号との同期を合わせる。モしてＢＣＴＬ信号のタイミン
グで下位バイトデータ及び上位バイトデータの順にそれ
ぞれ下位バイトデータバッファ２２及び上位バイトデー
タバッフ７２３に転送される。
信号Ｃ８とリート／ライトバッファ２４へのＢＣＴＬ信
号との同期を合わせる。モしてＢＣＴＬ信号のタイミン
グで下位バイトデータ及び上位バイトデータの順にそれ
ぞれ下位バイトデータバッファ２２及び上位バイトデー
タバッフ７２３に転送される。
制御部２１はＣＰＵアドレスのＡ。を使用することによ
り下位バイトデータ及び上位バイトデータの振り分けを
行う。
り下位バイトデータ及び上位バイトデータの振り分けを
行う。
こうしてビデオＲＡＭ７のデータかＣＰＵ１を介してシ
ステムメモリ２に転送されることになる。
ステムメモリ２に転送されることになる。
第４図はビデオＲＡ Ｍ ７をダイナミックＲＡ Ｍで
構成したときのビデオＲＡ Ｍ ７のアクセスタイミン
グを示す図で、ＲＡＳ＃の立下りてロウアドレスが指定
され、ＣＡＳ＃の立下りてカラムアドレスが指定される
が、この場合はダイナミックＲＡ Ｍの持つ高速ページ
ングモードを利用し、ＲＡＳ＃のローレベル期間におい
て例えばＣＡＳ＃の立下りを２回作り、そのＣＡＳ＃の
ローレベル期間中においてライトＷＥ信号をアクティブ
にしてデータの書き込みを行い、またリセット信号をア
クティブにしてデータの読出しを行う。こうして１６ビ
ットのデータを上位バイトと下位バイトに分けて高速で
アクセスすることができる。
構成したときのビデオＲＡ Ｍ ７のアクセスタイミン
グを示す図で、ＲＡＳ＃の立下りてロウアドレスが指定
され、ＣＡＳ＃の立下りてカラムアドレスが指定される
が、この場合はダイナミックＲＡ Ｍの持つ高速ページ
ングモードを利用し、ＲＡＳ＃のローレベル期間におい
て例えばＣＡＳ＃の立下りを２回作り、そのＣＡＳ＃の
ローレベル期間中においてライトＷＥ信号をアクティブ
にしてデータの書き込みを行い、またリセット信号をア
クティブにしてデータの読出しを行う。こうして１６ビ
ットのデータを上位バイトと下位バイトに分けて高速で
アクセスすることができる。
こうしてＣＰＵ １のデータバスが８ビットであっても
１６ビットであってもビデオＲＡ Ｍ ７の表示データ
かＣＰＵＩのアクセスによ、り直接読み出されるので表
示データの読出しか迅速に行われ、表示データの量か多
くてもシステムの動作か停止する前に確実にシステムメ
モリ２に退避される。
１６ビットであってもビデオＲＡ Ｍ ７の表示データ
かＣＰＵＩのアクセスによ、り直接読み出されるので表
示データの読出しか迅速に行われ、表示データの量か多
くてもシステムの動作か停止する前に確実にシステムメ
モリ２に退避される。
また停電か復帰したときも同様の制御か行われる。すな
わち停電か復帰すると、ＣＰＵＩは切換制御部１１に対
してデータバスの直接制御を要求する。これにより切換
制御部１］はバス切換部１０にバス切換信号Ｓを出力す
る。しかしてバス切換部１０はＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ側バス９を切り離す。
わち停電か復帰すると、ＣＰＵＩは切換制御部１１に対
してデータバスの直接制御を要求する。これにより切換
制御部１］はバス切換部１０にバス切換信号Ｓを出力す
る。しかしてバス切換部１０はＣＲＴコントローラ側バ
ス８とビデオＲＡ Ｍ側バス９を切り離す。
切換制御部１１はビデオＲＡ Ｍ側バス９とシステムバ
ス４側をＣＰＵＩのデータバス幅に応した接続を行う。
ス４側をＣＰＵＩのデータバス幅に応した接続を行う。
またＣＲＴコントローラ６にリセット信号Ｒを出力する
。
。
この状態でＣＰＵＩからビデオＲＡＭ７のアクセス要求
か行われ、切換制御部１１はビデオＲＡ Ｎｉ ７ヘコ
マンド信号Ｃ８を出力する。こうしてシステムメモリ２
に退避された表示データがシステムバス４、切換制御部
１１及びビデオＲＡ Ｍ側バス９を介してビデオＲＡＭ
７に書込まれる。
か行われ、切換制御部１１はビデオＲＡ Ｎｉ ７ヘコ
マンド信号Ｃ８を出力する。こうしてシステムメモリ２
に退避された表示データがシステムバス４、切換制御部
１１及びビデオＲＡ Ｍ側バス９を介してビデオＲＡＭ
７に書込まれる。
このようにＣＰＵＩのデータバスが８ビットであっても
１６ビットであってもビデオＲＡＭ７をＣＰＬｌｌによ
って直接アクセスできるので、汎用性を向上できる。
１６ビットであってもビデオＲＡＭ７をＣＰＬｌｌによ
って直接アクセスできるので、汎用性を向上できる。
なお、制御部２１からのＭ Ｅ Ｍ信号によりＣＰＵＩ
に１６ビットデータバスの転送を知らせるようにすれば
ＣＰＵＩからのデータバス幅設定指令を受けること無く
１６ビットデータバス幅でのデータ転送が可能となる。
に１６ビットデータバスの転送を知らせるようにすれば
ＣＰＵＩからのデータバス幅設定指令を受けること無く
１６ビットデータバス幅でのデータ転送が可能となる。
このときのＭ Ｅ Ｍ信号の出力タイミングは停電発生
時にＣＰＵＩからバス切換えの指令を受けた後にＣＰＵ
アドレスをデコードすると同時のタイミングで行われる
。
時にＣＰＵＩからバス切換えの指令を受けた後にＣＰＵ
アドレスをデコードすると同時のタイミングで行われる
。
また制御部２１からＣＰＵＩへのＲＤＹ信号は、ＣＲＴ
コントローラ６のクロック周波数よりもＣＰＵＩのクロ
ック周波数か高い場合において特にビデオＲＡ Ｍ ７
へめリード／ライトアクセスが間に合わないときにＣＰ
Ｌｌｌにウェイトをかけるために使用される。
コントローラ６のクロック周波数よりもＣＰＵＩのクロ
ック周波数か高い場合において特にビデオＲＡ Ｍ ７
へめリード／ライトアクセスが間に合わないときにＣＰ
Ｌｌｌにウェイトをかけるために使用される。
なお、停電発生時及び停電復帰時においてＣＰＵＩか・
らビデオＲＡ Ｍ ７の直接制御か要求されたとき、ビ
デオＲＡＭ７がダイナミックＲＡＭで構成されている場
合はシステム用すフレッシュｔｇ号を利用して切換制御
部１１がビデオＲＡＭ７をリフレッシュ１：り御するこ
とになる。
らビデオＲＡ Ｍ ７の直接制御か要求されたとき、ビ
デオＲＡＭ７がダイナミックＲＡＭで構成されている場
合はシステム用すフレッシュｔｇ号を利用して切換制御
部１１がビデオＲＡＭ７をリフレッシュ１：り御するこ
とになる。
次に本発明の他の実施例を図面を膠照して説明する。な
お、前記実施例と同一の部分には同一の符号を付して詳
細な説明は省略する。
お、前記実施例と同一の部分には同一の符号を付して詳
細な説明は省略する。
これは第５図に示すように、外部デイプスイッチ３１を
設け、制御部２１に対するデータバス幅の設定をＣＰＵ
Ｉに代えて二のデイプスイッチ３ユにより行えるように
したものである。
設け、制御部２１に対するデータバス幅の設定をＣＰＵ
Ｉに代えて二のデイプスイッチ３ユにより行えるように
したものである。
このような構成においても前記実施例と同様の効果か得
られるのは勿論である。
られるのは勿論である。
なお、前記実施例では表示装置としてＣＲＴデイスプレ
ィを使用したものについて述べたか必すしもこれに限定
されるものでは無く、要は表示リフレッシュを必要とす
る表示装置であればよい。
ィを使用したものについて述べたか必すしもこれに限定
されるものでは無く、要は表示リフレッシュを必要とす
る表示装置であればよい。
また前記実施例ではデータバス幅の切換えを８ビットと
１６ビットのデータノース切換えについて述べたか必す
しもこれに限定されるものではないのは勿論である。
１６ビットのデータノース切換えについて述べたか必す
しもこれに限定されるものではないのは勿論である。
［発明の効果］
以上詳述したように本発明によれば、停電発生時におい
てシステムか停止する前にビデオＲＡ Ｍの表示データ
を確実に退避することかでき、また停電復帰時において
ビデオＲＡ Ｍに表示データを戻すことも簡単にてき、
しかも汎用性を向上できるメモリ制御装置のデータ処理
方式を提供できるものである。
てシステムか停止する前にビデオＲＡ Ｍの表示データ
を確実に退避することかでき、また停電復帰時において
ビデオＲＡ Ｍに表示データを戻すことも簡単にてき、
しかも汎用性を向上できるメモリ制御装置のデータ処理
方式を提供できるものである。
第１図乃至第４図は本発明の一実施例を示すもので、第
１図は全体のブロック図、第２図は切換制御部の具体構
成を示すブロック図、第３図はビデオＲＡ Ｍをダイナ
ミックＲＡ Ｍで構成するとともにＣＰＵデータバスか
８ビットのときのビデオＲＡＭのアクセスタイミングを
示す図、第４図はビデオＲＡ ＭをダイナミックＲＡ
Ｍで構成するとともにＣＰＵデータバスか１６ビットの
ときのビデオＲＡＭのアクセスタイミングを示す図、第
５図は本発明の他の実施例を示すブロック図である。 １・・・中央演算処理装置（ＣＰＵ）、２・・システム
メモリ、 ５・・ＣＲＴデイスプレィ、 ６・・ＣＲＴコントローラ、 ７・・ビデオＲＡ Ｍ、 １０・・・λス切換部、 １］・・・切換制御部。 出願人代理人 弁理士 鈴７］−武彦 第１図 ＲＡＳ ＃ 第３図 第４図
１図は全体のブロック図、第２図は切換制御部の具体構
成を示すブロック図、第３図はビデオＲＡ Ｍをダイナ
ミックＲＡ Ｍで構成するとともにＣＰＵデータバスか
８ビットのときのビデオＲＡＭのアクセスタイミングを
示す図、第４図はビデオＲＡ ＭをダイナミックＲＡ
Ｍで構成するとともにＣＰＵデータバスか１６ビットの
ときのビデオＲＡＭのアクセスタイミングを示す図、第
５図は本発明の他の実施例を示すブロック図である。 １・・・中央演算処理装置（ＣＰＵ）、２・・システム
メモリ、 ５・・ＣＲＴデイスプレィ、 ６・・ＣＲＴコントローラ、 ７・・ビデオＲＡ Ｍ、 １０・・・λス切換部、 １］・・・切換制御部。 出願人代理人 弁理士 鈴７］−武彦 第１図 ＲＡＳ ＃ 第３図 第４図
Claims (2)
- （１）ビデオＲＡＭに格納されたデータを表示装置に表
示させる制御及び新たなデータを前記ビデオＲＡＭに書
き込む制御を表示コントローラにより中央演算処理装置
とは独立して行うメモリ制御装置において、前記表示コ
ントローラ側バスとビデオＲＡＭ側バスをバス切換信号
に応動して切離すバス切換部と、このバス切換部、前記
表示コントローラ及び前記ビデオＲＡＭを制御する切換
制御部を設け、 前記切換制御部は、前記ビデオＲＡＭ側バスのデータバ
ス幅を複数に分割するデータバス幅分割手段と、この分
割手段を制御してデータバス幅を変化させる制御手段を
備え、停電発生時及び停電復帰時、前記中央演算処理装
置からの指令により前記バス切換部にバスを切離すため
のバス切換信号を出力すると共に、前記制御手段により
前記データバス幅分割手段を制御して前記中央演算処理
装置側のシステムバスのデータバス幅に前記ビデオＲＡ
Ｍ側バスのデータバス幅を合わせて前記ビデオＲＡＭ側
バスを前記中央演算処理装置側のシステムバスと接続し
、かつ前記表示コントローラに動作を停止させるための
リセット信号を出力し、前記中央演算処理装置は、停電
発生時及び停電復帰時、ビデオＲＡＭ側バス、前記切換
制御部及びシステムバスを介して前記ビデオＲＡＭをア
クセス制御し、停電発生時には前記ビデオＲＡＭのデー
タを読出してメモリバックアップ機能付きシステムメモ
リに退避させ、停電復帰時には前記システムメモリから
データを読出して前記ビデオＲＡＭに戻すことを特徴と
するメモリ制御装置のデータ処理方式。 - （２）ビデオＲＡＭをダイナミックＲＡＭで構成し、中
央演算処理装置側のシステムバスのデータバス幅が１６
ビット以上のときに切換制御部は前記ビデオＲＡＭが１
回のＲＡＳアクセスで２回以上のＣＡＳアクセスを行う
高速ページングモードで動作するよう制御することを特
徴とする請求項（１）記載のメモリ制御装置のデータ処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318950A JPH04194897A (ja) | 1990-11-22 | 1990-11-22 | メモリ制御装置のデータ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318950A JPH04194897A (ja) | 1990-11-22 | 1990-11-22 | メモリ制御装置のデータ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04194897A true JPH04194897A (ja) | 1992-07-14 |
Family
ID=18104803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318950A Pending JPH04194897A (ja) | 1990-11-22 | 1990-11-22 | メモリ制御装置のデータ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04194897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
| KR100464156B1 (ko) * | 1996-03-25 | 2005-05-24 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | 비디오디스플레이 |
-
1990
- 1990-11-22 JP JP2318950A patent/JPH04194897A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464156B1 (ko) * | 1996-03-25 | 2005-05-24 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | 비디오디스플레이 |
| JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
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