JPH04180622A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04180622A JPH04180622A JP31059990A JP31059990A JPH04180622A JP H04180622 A JPH04180622 A JP H04180622A JP 31059990 A JP31059990 A JP 31059990A JP 31059990 A JP31059990 A JP 31059990A JP H04180622 A JPH04180622 A JP H04180622A
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- etching
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- mask
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、精度の高い
トレンチエツチングを行うのに好適なエツチングマスク
の製造方法に関するものである。
トレンチエツチングを行うのに好適なエツチングマスク
の製造方法に関するものである。
例えば高集積メモリデバイスにおいて、大容量のキャパ
シタを得る方法として、Ｓｉ基板中に微細な溝（トレン
チ）を形成し、これをキャパシタとするトレンチキャパ
シタがある。
シタを得る方法として、Ｓｉ基板中に微細な溝（トレン
チ）を形成し、これをキャパシタとするトレンチキャパ
シタがある。
従来、Ｓｉ基板中にトレンチを形成するには反応性イオ
ンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ ：ＲＩＥ）によりＳｉの異方性エツチングがなさ
れている。一般にＳｉのエツチングではエツチングガス
としてＣＦ、、ＳＦ、等のＦ系のものよりもアンダーカ
ットが生じないＣ１，，５ｉＣ１４゜ＣＣ１，などのＣ
１系のガスが主に用いられている。エツチングガスはチ
ャンバ内で高周波電界によりイオン化され、空間電荷層
中で電場方向に加速されて、電極表面に置かれたＳｔ基
板表面にほぼ垂直に入射する。そして化学反応により垂
直方向にエツチングが進行する。
ンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ ：ＲＩＥ）によりＳｉの異方性エツチングがなさ
れている。一般にＳｉのエツチングではエツチングガス
としてＣＦ、、ＳＦ、等のＦ系のものよりもアンダーカ
ットが生じないＣ１，，５ｉＣ１４゜ＣＣ１，などのＣ
１系のガスが主に用いられている。エツチングガスはチ
ャンバ内で高周波電界によりイオン化され、空間電荷層
中で電場方向に加速されて、電極表面に置かれたＳｔ基
板表面にほぼ垂直に入射する。そして化学反応により垂
直方向にエツチングが進行する。
エツチングマスクとしては一般にＳ １０ を膜が用い
られる。Ｓｉ上にＳ ｉ Ｏｔを成膜し、レジストをマ
スクとしてエツチングしパターンを形成する。 Ｓ ｉ
Ｏ＊のエツチングは下地のＳｉに対し高い選択比をもつ
ことが必要である。ドライエッチングではＣｚＦ−やＣ
Ｆ４にＨｌ等を添加したものが用いられる。ウェットエ
ツチングでは弗酸等が用いられる。
られる。Ｓｉ上にＳ ｉ Ｏｔを成膜し、レジストをマ
スクとしてエツチングしパターンを形成する。 Ｓ ｉ
Ｏ＊のエツチングは下地のＳｉに対し高い選択比をもつ
ことが必要である。ドライエッチングではＣｚＦ−やＣ
Ｆ４にＨｌ等を添加したものが用いられる。ウェットエ
ツチングでは弗酸等が用いられる。
第２図（ａ）にＳｉ基板ｌ上にエツチングマスクと′し
てＳ’ ｉ ０ ！膜４を形成したものの断面図を示す
。
てＳ’ ｉ ０ ！膜４を形成したものの断面図を示す
。
従来のＳｉのトレンチエツチングを行った場合、トレン
チ形状が第２図（ｂ）に示すボーイング（Ｂｏｗｉｎｇ
）と呼ばれる側壁に凹みを持つ形状となるなどの問題点
があった。この原因としては、反応性イオンが斜めに入
射すること、中性ラジカルによる等方エツチング等が考
えられるが、特に溝幅が狭い場合エツチングマスク端で
イオンが反射されることによる影響が大きい。
チ形状が第２図（ｂ）に示すボーイング（Ｂｏｗｉｎｇ
）と呼ばれる側壁に凹みを持つ形状となるなどの問題点
があった。この原因としては、反応性イオンが斜めに入
射すること、中性ラジカルによる等方エツチング等が考
えられるが、特に溝幅が狭い場合エツチングマスク端で
イオンが反射されることによる影響が大きい。
この発明は、上記のような問題点を解消するためになさ
れたもので、高アスペクト比をもったＳｉのトレンチエ
ツチングを精度良く行える半導体装置の製造方法を提供
するものである。
れたもので、高アスペクト比をもったＳｉのトレンチエ
ツチングを精度良く行える半導体装置の製造方法を提供
するものである。
この発明に係る半導体装置の製造方法は、Ｓｉエツチン
グを行う工程において、エツチングマスクを２種類もし
くはそれ以上の同一エッチャントに対する耐性の異なる
膜質をもつ５ｉＯｚを２層もしくはそれ以上スパッタリ
ングにより交互に形成してなる多層構造のＳｉＯ□膜を
加工し、マスクの端に段差をもつ構造にしたものである
。
グを行う工程において、エツチングマスクを２種類もし
くはそれ以上の同一エッチャントに対する耐性の異なる
膜質をもつ５ｉＯｚを２層もしくはそれ以上スパッタリ
ングにより交互に形成してなる多層構造のＳｉＯ□膜を
加工し、マスクの端に段差をもつ構造にしたものである
。
この発明における半導体装置の製造方法では、エツチン
グマスクをエツチングレートが異なるＳｉＯ□膜の多層
膜として形成し端に段差を持つ構造としたから、Ｓｉの
トレンチエツチングを行う際エツチングマスク端の段差
で反応性イオンが乱反射することによりトレンチ側壁へ
の反応性イオンの衝突が減りエツチング量が減少するた
め、エツチングのトレンチ形状が良くなる。
グマスクをエツチングレートが異なるＳｉＯ□膜の多層
膜として形成し端に段差を持つ構造としたから、Ｓｉの
トレンチエツチングを行う際エツチングマスク端の段差
で反応性イオンが乱反射することによりトレンチ側壁へ
の反応性イオンの衝突が減りエツチング量が減少するた
め、エツチングのトレンチ形状が良くなる。
以下、この発明の一実施例を図について説明する。
第１図（ａ） Ｅよこの発明の一実施例による半導体装
置の製造方法において、Ｓｉのエツチングの際に用いる
エツチングマスク構造を説明するための断面図である。
置の製造方法において、Ｓｉのエツチングの際に用いる
エツチングマスク構造を説明するための断面図である。
図において、Ｓｉ基板１上に形成したエツチングマスク
は膜質の異なる２種のＳｉＯ３膜２，３で構成されてい
る。さらにその形状は、Ｓ ｉ Ｏ！膜Ａ２とＳｉｏ、
膜Ｂ３とでパターン幅を変えることによりパターン内壁
に段差のあるものとなっている。
は膜質の異なる２種のＳｉＯ３膜２，３で構成されてい
る。さらにその形状は、Ｓ ｉ Ｏ！膜Ａ２とＳｉｏ、
膜Ｂ３とでパターン幅を変えることによりパターン内壁
に段差のあるものとなっている。
このエツチングマスクは次の方法で容易に形成できる。
まず、Ｓｉ基板ｌにエツチングマスクとなるＳｉｎｇ膜
Ａ２とＳ ｉ Ｏを膜Ｂ３とを交互にスパッタリングに
より成膜する。この時５ｉｆ２膜Ａ２は基板バイアスを
印加し、５ｉｆｔ膜Ｂ３は基板バイアスを印加せずに成
膜する。このことによりＳ ｉ Ｏ，膜Ａ２とＳｉｎ、
膜Ｂ３とは異なった膜質の５ｉＯｚ膜となり、同一チャ
ンバ内で連続して多層膜として成膜できる。膜質の違い
はエツチングレートに差をつくる。ＮＨ，＋ＨＦのバッ
フアート弗酸を用いてエツチングを行った場合、バイア
スを印加せずにスパッタリングを行ったＳ ｉ Ｏ，膜
Ｂ３の方がバイアスを印加した５ｉ０２膜Ａ２よりもエ
ツチングレートか速くなる。
Ａ２とＳ ｉ Ｏを膜Ｂ３とを交互にスパッタリングに
より成膜する。この時５ｉｆ２膜Ａ２は基板バイアスを
印加し、５ｉｆｔ膜Ｂ３は基板バイアスを印加せずに成
膜する。このことによりＳ ｉ Ｏ，膜Ａ２とＳｉｎ、
膜Ｂ３とは異なった膜質の５ｉＯｚ膜となり、同一チャ
ンバ内で連続して多層膜として成膜できる。膜質の違い
はエツチングレートに差をつくる。ＮＨ，＋ＨＦのバッ
フアート弗酸を用いてエツチングを行った場合、バイア
スを印加せずにスパッタリングを行ったＳ ｉ Ｏ，膜
Ｂ３の方がバイアスを印加した５ｉ０２膜Ａ２よりもエ
ツチングレートか速くなる。
従って、エツチングマスクのパターン形成時のエツチン
グで、５ｉｎｓ膜Ａ２及びＢ３を同時にエツチングすれ
ばそのエツチングレートの差によりＳｉＯ２膜Ａ２より
もＳｉＯ□膜Ｂ３膜力３サイドエッチ量が多くなり、第
１図（ａ）に示す形状のエツチングマスクか形成できる
。このマスクを用いてＳｉをエツチングすれば、第１図
（ｂ）に示すようにマスク端の段差で反応性イオンが乱
反射されてトレンチ側壁をエツチングするイオンの低減
が可能となる。
グで、５ｉｎｓ膜Ａ２及びＢ３を同時にエツチングすれ
ばそのエツチングレートの差によりＳｉＯ２膜Ａ２より
もＳｉＯ□膜Ｂ３膜力３サイドエッチ量が多くなり、第
１図（ａ）に示す形状のエツチングマスクか形成できる
。このマスクを用いてＳｉをエツチングすれば、第１図
（ｂ）に示すようにマスク端の段差で反応性イオンが乱
反射されてトレンチ側壁をエツチングするイオンの低減
が可能となる。
このように本実施例によれば、Ｓｉエッチン？の際にエ
ツチングマスクとして同一エッチャントに対する耐性の
異なる膜質をもつ２種類のものを２層交互に積層して端
に段差を持たせた構造もの１を用いたので、マスク端で
反応性イオンが乱反射してトレンチ側壁への反応性イオ
ンの衝突が減り、エツチング量が減少するためトレンチ
形状の良いものができる。
ツチングマスクとして同一エッチャントに対する耐性の
異なる膜質をもつ２種類のものを２層交互に積層して端
に段差を持たせた構造もの１を用いたので、マスク端で
反応性イオンが乱反射してトレンチ側壁への反応性イオ
ンの衝突が減り、エツチング量が減少するためトレンチ
形状の良いものができる。
なお、上記実施例ではバイアスを印加するがしないかで
膜質の異なるＳ ｉ Ｏ２膜Ａ２及びＢ３を形成したか
、スパッタリングガスのＡｒに０２を加えることによっ
ても膜質の異なるＳ ｉＯ２膜が得られる。この場合０
２を加えた時の方がＡｒのみのものに比ベエッチングレ
ートの遅い５ｉＣＬ膜が得られ、従って上記実施例と同
様の形状のエツチングマスクができる。
膜質の異なるＳ ｉ Ｏ２膜Ａ２及びＢ３を形成したか
、スパッタリングガスのＡｒに０２を加えることによっ
ても膜質の異なるＳ ｉＯ２膜が得られる。この場合０
２を加えた時の方がＡｒのみのものに比ベエッチングレ
ートの遅い５ｉＣＬ膜が得られ、従って上記実施例と同
様の形状のエツチングマスクができる。
以上のように、この発明によれば、Ｓｉエツチングを行
う工程に、２種類もしくはそれ以上の同一エッチャント
に対する耐性の異なる膜質をもつ５ｉＯｚを２層もしく
はそれ以上スパッタリングにより交互に形成しエツチン
グしてなる端に段差を持つＳ ｉ Ｏを膜をマスクとし
て用いたから、エツチングマスクの端で反応性イオンが
乱反射してトレンチ側壁への反応性イオンの衝突が減り
、精度良くトレンチエツチングできるという効果がある
。
う工程に、２種類もしくはそれ以上の同一エッチャント
に対する耐性の異なる膜質をもつ５ｉＯｚを２層もしく
はそれ以上スパッタリングにより交互に形成しエツチン
グしてなる端に段差を持つＳ ｉ Ｏを膜をマスクとし
て用いたから、エツチングマスクの端で反応性イオンが
乱反射してトレンチ側壁への反応性イオンの衝突が減り
、精度良くトレンチエツチングできるという効果がある
。
第１図（ａ）、 （ｂ）はこの発明の一実施例によるエ
ツチングマスクの構造を示す断面図及びそのマスクを用
いてＳｉエツチングを行った時のエツチング形状を示す
断面図、第２図（ａ）、 （ｂ）は従来のエツチングマ
スクの構造を示す断面図及び従来のエツチングマスクを
用いてＳｉエツチングを行った時のエツチング形状を示
す断面図である。 図において１はＳｉ基板、２は５ｉＣＬ膜Ａ、３はＳ
ｉ Ｏを膜Ｂ、５は反応性イオンである。 なお図中同一符号は同−又は相当部分を示す。
ツチングマスクの構造を示す断面図及びそのマスクを用
いてＳｉエツチングを行った時のエツチング形状を示す
断面図、第２図（ａ）、 （ｂ）は従来のエツチングマ
スクの構造を示す断面図及び従来のエツチングマスクを
用いてＳｉエツチングを行った時のエツチング形状を示
す断面図である。 図において１はＳｉ基板、２は５ｉＣＬ膜Ａ、３はＳ
ｉ Ｏを膜Ｂ、５は反応性イオンである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）Ｓｉのエッチングを行う工程を含む半導体装置の
製造方法において、 上記Ｓｉのエッチングを行う工程は、ＳｉＯ＿２膜であ
って２種類もしくはそれ以上の同一エッチャントに対す
る耐性の異なる膜質をもつものを２層もしくはそれ以上
スパッタリングにより交互に形成してなる多層構造のも
のをエッチングマスクとして用いるものであることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31059990A JPH04180622A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31059990A JPH04180622A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180622A true JPH04180622A (ja) | 1992-06-26 |
Family
ID=18007197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31059990A Pending JPH04180622A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288475A (ja) * | 2007-05-21 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 炭化珪素半導体装置の製造方法 |
-
1990
- 1990-11-15 JP JP31059990A patent/JPH04180622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288475A (ja) * | 2007-05-21 | 2008-11-27 | Fuji Electric Device Technology Co Ltd | 炭化珪素半導体装置の製造方法 |
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