JPH04206820A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206820A JPH04206820A JP33750690A JP33750690A JPH04206820A JP H04206820 A JPH04206820 A JP H04206820A JP 33750690 A JP33750690 A JP 33750690A JP 33750690 A JP33750690 A JP 33750690A JP H04206820 A JPH04206820 A JP H04206820A
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- etching
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- etching mask
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体製造プロセスで使用して好適なエツチ
ングマスクの構造及び製造方法に関するものである。
ングマスクの構造及び製造方法に関するものである。
例えは高集積メモリデバイスにおいて、大容量のキャパ
シタを得る方法として、Ｓｉ基板中に微細な溝（以下Ｉ
・レンチと呼ぶ）を形成し、これをキャパシタとするト
レンチキャパシタかある。
シタを得る方法として、Ｓｉ基板中に微細な溝（以下Ｉ
・レンチと呼ぶ）を形成し、これをキャパシタとするト
レンチキャパシタかある。
従来、８１基板中に１−レンチを形成するには、反応性
イオンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ：以下ＲＴＥと呼ふ）により、Ｓｉの異方性エ
ツチングかなされている。一般にＳｉのエツチングでは
、エツチングガスとしてＣＦ４．ＳＦ６等Ｆ系のものよ
りもアンダーカッＩ・か生しないＣＲ２。
イオンエツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ：以下ＲＴＥと呼ふ）により、Ｓｉの異方性エ
ツチングかなされている。一般にＳｉのエツチングでは
、エツチングガスとしてＣＦ４．ＳＦ６等Ｆ系のものよ
りもアンダーカッＩ・か生しないＣＲ２。
ＳｉＣβｈ、ｃｃＲ４なとのＣ、ｆｆ系のガスか主に用
いられている。エツチングガスはチャンバ内で高周波電
界によりイオン化され、空間電荷層中で電場方向に加速
されて、電極表面に置かれたＳｉ基板表面にほぼ垂直に
入射する。そして化学反応により垂直方向にエツチング
か進行する。
いられている。エツチングガスはチャンバ内で高周波電
界によりイオン化され、空間電荷層中で電場方向に加速
されて、電極表面に置かれたＳｉ基板表面にほぼ垂直に
入射する。そして化学反応により垂直方向にエツチング
か進行する。
エツチングマスクとしては一般にＳｉＯ２膜が用いられ
ている。Ｓ ｉ ｌ：に３１０２を成膜し、レジストを
マスクとしてエツチングしパターンを形成する。Ｓ ｉ
Ｏ２のエツチングは下地の８１に対し高い選択比を持つ
ことか必要である。ドライエンチングではＣ３Ｆ、やＣ
Ｆ、に■１゜等を添加したものか用いられている。ウエ
ノトエッチンクでは弗酸等が用いられる。
ている。Ｓ ｉ ｌ：に３１０２を成膜し、レジストを
マスクとしてエツチングしパターンを形成する。Ｓ ｉ
Ｏ２のエツチングは下地の８１に対し高い選択比を持つ
ことか必要である。ドライエンチングではＣ３Ｆ、やＣ
Ｆ、に■１゜等を添加したものか用いられている。ウエ
ノトエッチンクでは弗酸等が用いられる。
第２図は従来の８１基板（１）上にエツチングマスクと
してＳ ］ ０２ （４）を形成した場合の断面図を示
す。
してＳ ］ ０２ （４）を形成した場合の断面図を示
す。
従来Ｓ１のトレンチエツチングを行った場合、Ｉ・レン
チ形状か第３図に示すＢｏｗｉｎｇと呼ばれる形状とな
ることかあった。この原因としては反応性イオンの斜め
に入射すること、中性ラジカルによる等方エツチング等
が考えられるが、特に溝幅か狭い場合エツチングマスク
端てイオンか反射されることによる影響か大きいという
問題点があった。
チ形状か第３図に示すＢｏｗｉｎｇと呼ばれる形状とな
ることかあった。この原因としては反応性イオンの斜め
に入射すること、中性ラジカルによる等方エツチング等
が考えられるが、特に溝幅か狭い場合エツチングマスク
端てイオンか反射されることによる影響か大きいという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高アスペクト比を持ったＳｉのトレンチエツ
チングを精度良く行える半導体装置の製造方法を得るこ
とを目的とするものである。
たもので、高アスペクト比を持ったＳｉのトレンチエツ
チングを精度良く行える半導体装置の製造方法を得るこ
とを目的とするものである。
〔課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、ｌ・レンチエ
ツチング時のエツチングマスクとして５ｉ０２膜とＳｉ
膜とを交互に積重ねた多層膜を用い、各層の開口寸法を
変えることによりエツチングマスクの端に段差を持つ構
造としたものである。
ツチング時のエツチングマスクとして５ｉ０２膜とＳｉ
膜とを交互に積重ねた多層膜を用い、各層の開口寸法を
変えることによりエツチングマスクの端に段差を持つ構
造としたものである。
この発明における半導体装置の製造方法は、Ｓｉの１−
レンチエツチングを行う際エツチングマスクの端の段差
で反応性イオンか乱反射することにより、トレンチ側壁
への反応性イオンの衝突か減りエツチング量か減少する
ため、エツチングのトレンチ形状が良くなる。
レンチエツチングを行う際エツチングマスクの端の段差
で反応性イオンか乱反射することにより、トレンチ側壁
への反応性イオンの衝突か減りエツチング量か減少する
ため、エツチングのトレンチ形状が良くなる。
以下、この発明の−・実施例を図について説明する。第
１図はこの発明の半導体装置の製造方法の一実施例であ
るＳｉのエツチングの際に用いるエツチングマスクの構
造を示す断面図である。第１図において、Ｓｉ基板（１
）上に形成したエツチングマスクは、Ｓ ｉ ０２膜（
２）とＳｉ膜（３）とを交互に図示の如く積み重ねた多
層構造となっている。５１０２膜（２）とＳｉ膜（３）
との多層膜はＭ Ｂ Ｅ （Ｍｏｌｅ−ｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａ：＜ｙ）法を用いれば、蒸発源を変
えるたけて容易に成膜てきる。特にＭＢＥ法は成膜速度
が遅いため薄膜が精度良（成膜でき、従つて本発明の多
層構造を形成するのに有利である。
１図はこの発明の半導体装置の製造方法の一実施例であ
るＳｉのエツチングの際に用いるエツチングマスクの構
造を示す断面図である。第１図において、Ｓｉ基板（１
）上に形成したエツチングマスクは、Ｓ ｉ ０２膜（
２）とＳｉ膜（３）とを交互に図示の如く積み重ねた多
層構造となっている。５１０２膜（２）とＳｉ膜（３）
との多層膜はＭ Ｂ Ｅ （Ｍｏｌｅ−ｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａ：＜ｙ）法を用いれば、蒸発源を変
えるたけて容易に成膜てきる。特にＭＢＥ法は成膜速度
が遅いため薄膜が精度良（成膜でき、従つて本発明の多
層構造を形成するのに有利である。
なお、Ｓｉ膜（３）及び５ｉｎ２膜（２）はエピタキシ
ャル成長させる必要はないため、Ｍ Ｂ Ｄ Ｑｌｏｌ
ｅｃｕｌａｒＢｅａｍ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いてもよい。
ャル成長させる必要はないため、Ｍ Ｂ Ｄ Ｑｌｏｌ
ｅｃｕｌａｒＢｅａｍ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いてもよい。
次にＳｉ膜（３）及びＳ ｉ Ｏ２膜（２）をエツチン
グし、エツチングマスクパターンを形成する。この時、
Ｓｉ膜（３）とＳｉＯ□膜（２）とては異なるエツチン
グ材料を用いて、上層より１層づつエツチングして行く
。そして、最下層のＳｉＯ２膜（２）をエツチングする
時、その開口寸法かＳｉ膜（３）よりも大きくなるよう
にサイドエツチングを行う。そうすれば第１図に示すよ
うに側壁に段差のある構造のエツチングマスクができる
。
グし、エツチングマスクパターンを形成する。この時、
Ｓｉ膜（３）とＳｉＯ□膜（２）とては異なるエツチン
グ材料を用いて、上層より１層づつエツチングして行く
。そして、最下層のＳｉＯ２膜（２）をエツチングする
時、その開口寸法かＳｉ膜（３）よりも大きくなるよう
にサイドエツチングを行う。そうすれば第１図に示すよ
うに側壁に段差のある構造のエツチングマスクができる
。
なお、」１記実施例ではＳｉＯ２膜（２）及びＳｉ膜（
３）をＭＢＥ法により成膜した場合を示したか、スパッ
タリングもしくはＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等を用いてもよい。こ
のスパッタリングてはＳｉと８１０２のターゲットによ
り多層膜が成膜てきる。また、ＣＶＤ法ではＳｉＨ，＋
ガスに０２を添加するかしないかによって５ｉ０２膜（
２）とＳｉ膜（３）を連続して成膜できる。
３）をＭＢＥ法により成膜した場合を示したか、スパッ
タリングもしくはＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等を用いてもよい。こ
のスパッタリングてはＳｉと８１０２のターゲットによ
り多層膜が成膜てきる。また、ＣＶＤ法ではＳｉＨ，＋
ガスに０２を添加するかしないかによって５ｉ０２膜（
２）とＳｉ膜（３）を連続して成膜できる。
以」二のようにこの発明によれば、Ｓ１エツチングの際
のエツチングマスクとしてＳ ｉ Ｏ２とＳｉの多層膜
を用いて、Ｓ ｉ Ｏ２とＳｉとの開口寸法を変えるこ
とにより、エツチングマスクパターンの端に段差を持つ
構造としたので、エツチングマスクの端で反応性イオン
か乱反射してトレンチ側壁への反応性イオンの衝突か減
りエツチング量か減少するため、Ｉ・レンチ形状か良く
なり精度良くエツチングてきるという効果かある。
のエツチングマスクとしてＳ ｉ Ｏ２とＳｉの多層膜
を用いて、Ｓ ｉ Ｏ２とＳｉとの開口寸法を変えるこ
とにより、エツチングマスクパターンの端に段差を持つ
構造としたので、エツチングマスクの端で反応性イオン
か乱反射してトレンチ側壁への反応性イオンの衝突か減
りエツチング量か減少するため、Ｉ・レンチ形状か良く
なり精度良くエツチングてきるという効果かある。
第１図はこの発明の一実施例であるエツチングマスクの
構造を示す断面図、第２図は従来のエツチングマスクの
構造を示す断面図、第３図は従来のエツチングマスクを
用いてＳｉのエツチングを行った時のエツチング形状を
示す断面図である。 図において、（１）はＳｉ基板、（２）はＳ ｉ Ｏ２
膜、（３）はＳ１膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
構造を示す断面図、第２図は従来のエツチングマスクの
構造を示す断面図、第３図は従来のエツチングマスクを
用いてＳｉのエツチングを行った時のエツチング形状を
示す断面図である。 図において、（１）はＳｉ基板、（２）はＳ ｉ Ｏ２
膜、（３）はＳ１膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- Ｓｉのエッチングを工程において、用いるエッチング
マスクはＳｉＯ＿２膜とＳｉ膜が交互に積重なった２層
もしくはそれ以上の多層構造とし、前記エッチングマス
クの開口寸法がＳｉＯ＿２膜とＳｉ膜とでは異なってい
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33750690A JPH04206820A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33750690A JPH04206820A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206820A true JPH04206820A (ja) | 1992-07-28 |
Family
ID=18309297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33750690A Pending JPH04206820A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001043171A1 (de) * | 1999-12-07 | 2001-06-14 | Infineon Technologies Ag | Verfahren zur herstellung einer hartmaske |
| US6361927B1 (en) * | 1998-12-15 | 2002-03-26 | Havit Co., Ltd. | Method for fabricating grating pattern |
-
1990
- 1990-11-30 JP JP33750690A patent/JPH04206820A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6361927B1 (en) * | 1998-12-15 | 2002-03-26 | Havit Co., Ltd. | Method for fabricating grating pattern |
| WO2001043171A1 (de) * | 1999-12-07 | 2001-06-14 | Infineon Technologies Ag | Verfahren zur herstellung einer hartmaske |
| US6852640B2 (en) | 1999-12-07 | 2005-02-08 | Infineon Technologies Ag | Method for fabricating a hard mask |
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