JPH04179138A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04179138A JPH04179138A JP2305496A JP30549690A JPH04179138A JP H04179138 A JPH04179138 A JP H04179138A JP 2305496 A JP2305496 A JP 2305496A JP 30549690 A JP30549690 A JP 30549690A JP H04179138 A JPH04179138 A JP H04179138A
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- JP
- Japan
- Prior art keywords
- iil
- chip
- parallel
- gates
- gate circuits
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 3
- 239000004411 aluminium Substances 0.000 abstract 2
- 238000012795 verification Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に、半導体巣横回ＷｊＫ関するものである。
第８図は、従来の単体のＩＩＬゲートヲ示すパターン図
、第４図は第８図のＩＩＬゲートの回路図である。
、第４図は第８図のＩＩＬゲートの回路図である。
図において（８）はインジェクタ、（９）はベース。
＋１０）はコレクタである。
次に動作について説明する。
集積回路として半導体基板に形成された回路素子の検量
方法として、その回路パターンが形成されている同一チ
ップ上に本米製品となるチップの設計基準を用いて設計
された第８図及び第４図に示すＩＩＬゲートを１個だけ
設け、その１１向のＩＩＬゲート回路をテストすること
により、上記チップ内で便用しているゲート回路の動作
確認だけを実施していた。
方法として、その回路パターンが形成されている同一チ
ップ上に本米製品となるチップの設計基準を用いて設計
された第８図及び第４図に示すＩＩＬゲートを１個だけ
設け、その１１向のＩＩＬゲート回路をテストすること
により、上記チップ内で便用しているゲート回路の動作
確認だけを実施していた。
従来の半導体集積回路は以上の様に構成されているので
、ＩＩＬゲートのある程度回路動作確認は可能であるが
、通常本来製品となるチップμ数α〜数千の■工Ｌゲー
トで構成されていることが多いため、七二ターパターン
１個でのｌ？ＦＩＩＩＩｉでに、ウェハテスト上で充分
な精度が得られず１表品上で再度温度補償テスト１行な
わなければならないなどの問題αがあった。
、ＩＩＬゲートのある程度回路動作確認は可能であるが
、通常本来製品となるチップμ数α〜数千の■工Ｌゲー
トで構成されていることが多いため、七二ターパターン
１個でのｌ？ＦＩＩＩＩｉでに、ウェハテスト上で充分
な精度が得られず１表品上で再度温度補償テスト１行な
わなければならないなどの問題αがあった。
この発明に上記の様な問題点を解消するためになされた
もので、回路パターンのａｔ美（Ｉｌ−１司わず、ＩＩ
Ｌゲートの動作確認がウェハテスト上でできることによ
り、本番チップ全体の動作確認イ“Ｐｔ度をより向上で
さるとともに％製品レベルでの温度補償テスｈｉ行なう
必要がない半導体ＳＪｅ績回路を得ること金目的とする
。
もので、回路パターンのａｔ美（Ｉｌ−１司わず、ＩＩ
Ｌゲートの動作確認がウェハテスト上でできることによ
り、本番チップ全体の動作確認イ“Ｐｔ度をより向上で
さるとともに％製品レベルでの温度補償テスｈｉ行なう
必要がない半導体ＳＪｅ績回路を得ること金目的とする
。
この発明に係る半導体集積回路は、チップ全構成してい
る本来、製品となるＩＩＬゲートの設計基準よりも収し
く設計したＩＩＬゲートを複数１固並列接続したもの？
モニターパターン部して、上記同一のチップ上に併せて
設けたものである。
る本来、製品となるＩＩＬゲートの設計基準よりも収し
く設計したＩＩＬゲートを複数１固並列接続したもの？
モニターパターン部して、上記同一のチップ上に併せて
設けたものである。
この発明における複数個並列接続したＩＩＬゲート回路
のモニターパターンは、設計基準が本米製品となるチッ
プの設計基準よりも厳しく設計されていることにより、
ウェハテストの場合にモニターパターンの確認をするこ
とにより本米製品となるチップの動作値ｇ梢度向上や製
品上での温度曲償テストが省略され、テスト項目の削減
をする。
のモニターパターンは、設計基準が本米製品となるチッ
プの設計基準よりも厳しく設計されていることにより、
ウェハテストの場合にモニターパターンの確認をするこ
とにより本米製品となるチップの動作値ｇ梢度向上や製
品上での温度曲償テストが省略され、テスト項目の削減
をする。
以下、この発明の一実施例を図について説明する。
第１図はチップの模式千面図、第２図は第１図ｖｃ 示
−ｒ ｕｏ ａパターンにおいてＩＩＬゲー）ｋ複数個
並列接続したもの＼パターン図である。図において、）
１１は半導体ウェハに形成されたチップをボし、（２）
は抵抗やトランジスタ及びＩＩＬゲート？よんだ回路累
子で形成されたある一足磯駈倉持った回路パターン、＋
３１は回路パターン１２１の検量用として、複数個並列
接続されたＩ工Ｌゲートが形成されたモニターパターン
が配置白畦されているモニターパターン部、 １４１
ｔｄ 共通のベースアルミ配線、直６）はコレクタ全並
列に接続したアルミ配線５．５）はベースアルミ配線１
４）の端末におけるポンディングパッド、）７１はアル
ミ配線（６）の端末におけるポンディングパッドである
。
−ｒ ｕｏ ａパターンにおいてＩＩＬゲー）ｋ複数個
並列接続したもの＼パターン図である。図において、）
１１は半導体ウェハに形成されたチップをボし、（２）
は抵抗やトランジスタ及びＩＩＬゲート？よんだ回路累
子で形成されたある一足磯駈倉持った回路パターン、＋
３１は回路パターン１２１の検量用として、複数個並列
接続されたＩ工Ｌゲートが形成されたモニターパターン
が配置白畦されているモニターパターン部、 １４１
ｔｄ 共通のベースアルミ配線、直６）はコレクタ全並
列に接続したアルミ配線５．５）はベースアルミ配線１
４）の端末におけるポンディングパッド、）７１はアル
ミ配線（６）の端末におけるポンディングパッドである
。
次に動作について説明する。第９図において並列に接続
したＩＩＬゲートは第８図の従来例にボした様な単体の
ＩＩＬゲートのベース−９）をベースアルミ配線１４１
によってライン全共通にし、コレクタ＋１０１のライン
をアルミ配線（６）により並列に幾つも接続したもので
ある。これら複数ののケート回路をテストする。モニタ
ーパターンにおいて、ゲー）ｋ構成している回路の設計
基準が本来、製品となるチップｆｌ＋よりも妓しいとい
う事や、複数１固ｆ、＆４恍していることに依りウェハ
全体の状態の把握がしやすく又他のテスト項目の削減が
り龜となりテストにかかる時間？短縮できる。
したＩＩＬゲートは第８図の従来例にボした様な単体の
ＩＩＬゲートのベース−９）をベースアルミ配線１４１
によってライン全共通にし、コレクタ＋１０１のライン
をアルミ配線（６）により並列に幾つも接続したもので
ある。これら複数ののケート回路をテストする。モニタ
ーパターンにおいて、ゲー）ｋ構成している回路の設計
基準が本来、製品となるチップｆｌ＋よりも妓しいとい
う事や、複数１固ｆ、＆４恍していることに依りウェハ
全体の状態の把握がしやすく又他のテスト項目の削減が
り龜となりテストにかかる時間？短縮できる。
以上の様に、この発明によれば、設計基準を厳しく設計
した単体のＩＩＬゲート回路を複数個並列に接続し、ベ
ースとコレクタの２端子だけで、集積回路を、形成する
そのチップ及びウェハ伏忠の検量金簡単且つＭＪ梢度で
行うことができ、又本米製品となるチップ内のデッドゾ
ーンに配置することでチップ面積が増大−「ることもｌ
い半導体装置が得られる効果がある。
した単体のＩＩＬゲート回路を複数個並列に接続し、ベ
ースとコレクタの２端子だけで、集積回路を、形成する
そのチップ及びウェハ伏忠の検量金簡単且つＭＪ梢度で
行うことができ、又本米製品となるチップ内のデッドゾ
ーンに配置することでチップ面積が増大−「ることもｌ
い半導体装置が得られる効果がある。
第１図はこの発明に係る半導体装置の一実施例によるチ
ップの僕弐乎曲図、第２図は第１図に示す回路パターン
において複数のＩ Ｉ ＴＪ ケートを成就しだ状態ケ
示すパターン図、第８図は従来の単体のＩＩＬゲートの
回路パターン図、第４図は第８図のＩＩＬゲートの回路
図である。 図において、巾はチップ、（２）は回路パターン、３１
けモニタパターン部、１４１１ｍ、ｉベースアルキ配線
％５１１＋７１はポンディングパッド、（６）はアルミ
配線である。 なお、図中、同一符号は同一、又は相当部分？示す。 １を埋入 大岩 増雄
ップの僕弐乎曲図、第２図は第１図に示す回路パターン
において複数のＩ Ｉ ＴＪ ケートを成就しだ状態ケ
示すパターン図、第８図は従来の単体のＩＩＬゲートの
回路パターン図、第４図は第８図のＩＩＬゲートの回路
図である。 図において、巾はチップ、（２）は回路パターン、３１
けモニタパターン部、１４１１ｍ、ｉベースアルキ配線
％５１１＋７１はポンディングパッド、（６）はアルミ
配線である。 なお、図中、同一符号は同一、又は相当部分？示す。 １を埋入 大岩 増雄
Claims (1)
- ＩＩＬゲート回路を内部に設けた半導体のチップにお
いて、上記ＩＩＬゲート回路より設計基準を厳しく設計
したＩＩＬゲートを、複数個並列接続したモニターパタ
ーンを上記同一チップ内に併せて設けたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305496A JPH04179138A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305496A JPH04179138A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179138A true JPH04179138A (ja) | 1992-06-25 |
Family
ID=17945867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305496A Pending JPH04179138A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272262B1 (ko) * | 1996-12-30 | 2000-12-01 | 김영환 | 게이트 산화막의 특성 및 손상 측정용 테스트패턴 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291475A (ja) * | 1987-05-25 | 1988-11-29 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| JPH02257655A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | ゲートアレイ |
-
1990
- 1990-11-08 JP JP2305496A patent/JPH04179138A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291475A (ja) * | 1987-05-25 | 1988-11-29 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| JPH02257655A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | ゲートアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272262B1 (ko) * | 1996-12-30 | 2000-12-01 | 김영환 | 게이트 산화막의 특성 및 손상 측정용 테스트패턴 |
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