JPH04177852A - 半導体記憶回路素子の試験方法 - Google Patents
半導体記憶回路素子の試験方法Info
- Publication number
- JPH04177852A JPH04177852A JP30691790A JP30691790A JPH04177852A JP H04177852 A JPH04177852 A JP H04177852A JP 30691790 A JP30691790 A JP 30691790A JP 30691790 A JP30691790 A JP 30691790A JP H04177852 A JPH04177852 A JP H04177852A
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- Japan
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- test
- semiconductor
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- semiconductor memory
- memory circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 18
- 230000002950 deficient Effects 0.000 claims abstract description 8
- 238000011990 functional testing Methods 0.000 claims description 13
- 239000000523 sample Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体ウェーハ上に形成された記憶回路素子
における機能試験方法である半導体記憶回路素子の試験
方法に関する。
における機能試験方法である半導体記憶回路素子の試験
方法に関する。
従来、半導体ウェーハ上に多数形成された半導体記憶回
路素子に対して機能試験を行なう場合には、半導体記憶
回路素子個々に対し、シリアルに各試験を行うか、また
は、まず、直流特性の試験を行ない、良否判定した後に
、直流特性不良の半導体記憶回路素子を試験対象から取
り除いた後に、引き続き機能試験を行なう方法をとって
いた。
路素子に対して機能試験を行なう場合には、半導体記憶
回路素子個々に対し、シリアルに各試験を行うか、また
は、まず、直流特性の試験を行ない、良否判定した後に
、直流特性不良の半導体記憶回路素子を試験対象から取
り除いた後に、引き続き機能試験を行なう方法をとって
いた。
上述した従来の前者の方法では、同時に試験可能な試験
装置を使用しても、機能試験だけは、シリアルに行なう
ため、試験時間が長くかかるという欠点がある。また、
後者の方法では、例えば、機能試験が合格で、直流特性
試験が不合格という半導体記憶回路素子が存在した場合
に、その半導体記憶回路素子は、直流特性試験で不合格
となり、機能試験対象から除外されてしまい、機能試験
の合格率が正確に把握できないという欠点がある。さら
に、直流特性試験は、複数個の半導体記憶回路素子をシ
リアルに行なうために、がなりの試験時間を要するとい
った欠点がある。
装置を使用しても、機能試験だけは、シリアルに行なう
ため、試験時間が長くかかるという欠点がある。また、
後者の方法では、例えば、機能試験が合格で、直流特性
試験が不合格という半導体記憶回路素子が存在した場合
に、その半導体記憶回路素子は、直流特性試験で不合格
となり、機能試験対象から除外されてしまい、機能試験
の合格率が正確に把握できないという欠点がある。さら
に、直流特性試験は、複数個の半導体記憶回路素子をシ
リアルに行なうために、がなりの試験時間を要するとい
った欠点がある。
本発明の目的は、かかる欠点を解消する半導体記憶回路
素子の試験方法を提供することである。
素子の試験方法を提供することである。
本発明の半導体記憶回路素子の試験方法は、半導体ウェ
ーハ上に形成された半導体記憶回路素子を複数個同時に
機能試験を行なう半導体記憶回路素子の試験方法におい
て、前記半導体記憶回路素子にある一個の記憶素子を良
否を判定する工程と、この工程で不良となった記憶素子
を含む前記半導体記憶回路素子の他回路と接続線を切り
離す工程と、前記工程で良品となった前記半導体記憶回
路素子を機能試験をする工程とを含んで構成される。
ーハ上に形成された半導体記憶回路素子を複数個同時に
機能試験を行なう半導体記憶回路素子の試験方法におい
て、前記半導体記憶回路素子にある一個の記憶素子を良
否を判定する工程と、この工程で不良となった記憶素子
を含む前記半導体記憶回路素子の他回路と接続線を切り
離す工程と、前記工程で良品となった前記半導体記憶回
路素子を機能試験をする工程とを含んで構成される。
次に、本発明について図面を参照して説明する。第１図
及び第２図は本発明の半導体記憶回路素子の試験方法一
実施例を説明するための試験装置のブロック図及び流れ
図である。この半導体記憶回路素子の試験方法は、例え
ば、第１図に示すように、試験装置４より入出力する信
号をプローブ針２を介して、半導体ウェー八３上の４個
の半導体記憶回路素子４〜７の１個の記憶素子を入出力
し、まず、その個々の半導体記憶素子の良否を判定する
ことである。
及び第２図は本発明の半導体記憶回路素子の試験方法一
実施例を説明するための試験装置のブロック図及び流れ
図である。この半導体記憶回路素子の試験方法は、例え
ば、第１図に示すように、試験装置４より入出力する信
号をプローブ針２を介して、半導体ウェー八３上の４個
の半導体記憶回路素子４〜７の１個の記憶素子を入出力
し、まず、その個々の半導体記憶素子の良否を判定する
ことである。
すなわち、第２図に示すように、まず、「各半導体記憶
回路素子に対する１個の記憶素子の機能試験」で、プロ
ーブ針２で複数個の半導体記憶回路素子における１個の
記憶素子のビット線、ワード線に信号入力し、「合格か
？」で各記憶素子の良否を判定する。次に、「１記憶素
子分の機能試験で不合格となった半導体記憶回路素子へ
の信号、バイアスの接続を切り離す」で、試験装置付設
のレーザトリマーで接続線を切り離す。次に、ｒ １
＝己憶素子分の機能試験で合格となった半導体記憶回路
素子量てに対し、同時試験を行う」で切り話された各半
導体記憶回路素子の機能試験を同時に実施する６ 〔発明の効果〕 以上説明したように本発明の半導体記憶回路素子の試験
方法は、複数個同時に機能試験を行なう際に、予備試験
として半導体記憶装置内の１個の機能試験をシリアルに
行ない、良否判定し、機能試験に悪影響を与える可能性
のある不良の半導体記憶回路素子を機能試験対象から取
り除くことにより、機能試験の合格率を下げることなく
複数個の半導体記憶回路素子に対して同時に機能試験が
実施でき、試験時間が短縮できるという効果がある。ま
た、予備試験を行う記憶素子数を少なくすることで、例
えば１０６ビツトの記憶素子の１６ビツトを試験するよ
うにすることで、予備試験の時間の増加は無視できると
いう効果がある。
回路素子に対する１個の記憶素子の機能試験」で、プロ
ーブ針２で複数個の半導体記憶回路素子における１個の
記憶素子のビット線、ワード線に信号入力し、「合格か
？」で各記憶素子の良否を判定する。次に、「１記憶素
子分の機能試験で不合格となった半導体記憶回路素子へ
の信号、バイアスの接続を切り離す」で、試験装置付設
のレーザトリマーで接続線を切り離す。次に、ｒ １
＝己憶素子分の機能試験で合格となった半導体記憶回路
素子量てに対し、同時試験を行う」で切り話された各半
導体記憶回路素子の機能試験を同時に実施する６ 〔発明の効果〕 以上説明したように本発明の半導体記憶回路素子の試験
方法は、複数個同時に機能試験を行なう際に、予備試験
として半導体記憶装置内の１個の機能試験をシリアルに
行ない、良否判定し、機能試験に悪影響を与える可能性
のある不良の半導体記憶回路素子を機能試験対象から取
り除くことにより、機能試験の合格率を下げることなく
複数個の半導体記憶回路素子に対して同時に機能試験が
実施でき、試験時間が短縮できるという効果がある。ま
た、予備試験を行う記憶素子数を少なくすることで、例
えば１０６ビツトの記憶素子の１６ビツトを試験するよ
うにすることで、予備試験の時間の増加は無視できると
いう効果がある。
第１図及び第２図は本発明の半導体記憶回路素子の試験
方法の一実施例を説明するためのブロック図及び流れ図
である。 １・・・試験装置、２・・・プローブ針、３・・・半導
体ウェーハ、４，５，６．７・・・半導体記憶回路素子
。
方法の一実施例を説明するためのブロック図及び流れ図
である。 １・・・試験装置、２・・・プローブ針、３・・・半導
体ウェーハ、４，５，６．７・・・半導体記憶回路素子
。
Claims (1)
- 半導体ウェーハ上に形成された半導体記憶回路素子を
複数個同時に機能試験を行なう半導体記憶回路素子の試
験方法において、前記半導体記憶回路素子にある一個の
記憶素子を良否を判定する工程と、この工程で不良とな
った記憶素子を含む前記半導体記憶回路素子の他回路と
接続線を切り離す工程と、前記工程で良品となった前記
半導体記憶回路素子を機能試験をする工程とを含んでい
ることを特徴とする半導体記憶素子の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30691790A JPH04177852A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶回路素子の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30691790A JPH04177852A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶回路素子の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177852A true JPH04177852A (ja) | 1992-06-25 |
Family
ID=17962826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30691790A Pending JPH04177852A (ja) | 1990-11-13 | 1990-11-13 | 半導体記憶回路素子の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177852A (ja) |
-
1990
- 1990-11-13 JP JP30691790A patent/JPH04177852A/ja active Pending
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