JPH04177394A - キャラクタジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャラクタジェネレータに関し、特に半導体記
憶装置を用いたキャラクタジェネレータに関する。

〔従来の技術〕

従来のキャラクタジェネレータの一例を第３図に示す。

第３図において、従来のキャラクタジェネレータは、ア
ドレスバッファ１と、Ｘデコーダ２と、Ｙデコーダ３と
、メモリセル４と、Ｙセレクタ５と、出力バッファ６と
から構成されていた。

次に、従来のキャラクタジェネレータの動作について説
明する。

従来のキャラクタジェネレータは、スキャンアドレス５
Ａ（ＳＡ、〜ＳＡゎ）と、キャラクタアドレスＣＡ（Ｃ
Ａｏ〜ＣＡｔ１）の２種のアドレスによって、選択され
るメモリセル４のデータを出力する。

まず、スキャンアドレスＳＡと、キャラクタアドレスＣ
Ａは、アドレス人力バッファ１を経由して、Ｘデコーダ
２と、Ｙデコーダ３にそれぞれ分離、入力される。

キャラクタアドレスＣＡは、キャラクタジェネレータ内
に格納されている文字を選択する。

スキャンアドレスＳＡは、キャラクタアドレスＣＡによ
り選択された文字のドツトパターンを、アドレス（ＳＡ
ｏ〜５Ａｎ）が、（０〜０）から順にカウントアツプす
る。

所定のドツト数のアクセスを終了することにより、次の
文字に対するアクセスが可能となる。

キャラクタジェネレータの特徴としては、スキャンアド
レス５Ａ（ＳＡｏ〜ＳＡ、、）が、（０〜０〉から順に
１ずつカウントアツプされることにより、所定のドツト
数のスキャンニングが行われることが挙げられる。

第４図に、上述のスキャンニングによる漢字キャラクタ
出力の一例を示す。

図に示すように、本例では、スキャンアドレスＳＡは５
ビツト（ＳＡｏ〜５Ａ４）である。

まず、ＳＡＯが０か１かにより、文字の左半分あるいは
右半分のいずれをスキャンニングするかが決められる。

次に、（ＳＡ、〜５Ａ４）が、（０〜Ｏ）から（１〜１
）まで、１ずつカウントア・ンプすることにより「漠」
の文字のスキャンニングが完了するものであった。

〔発明が解決しようとする課題〕

上述した従来のキャラクタジェネレータは、キャラクタ
アドレスにより選択された一つの文字の全ドツトをスキ
ャンアドレスによりスキャンニングするために、−組の
文字データを得るためには、各文字毎にその都度、キャ
ラクタアドレスおよびスキャンアドレスを入力する必要
があるという欠点があった。

したがって、−膜内な、アドレスとデータを多重化した
アドレス・データマルチプレックス方式のコントローラ
により、キャラクタジェネレータを制御する場合、バス
上のアドレスとデータの切換に多数の論理回路を必要と
するという欠点があった。

また、装置全体のタイミング設計を困難にするという欠
点があった。

したがって、装置が複雑になるという欠点があった。

さらに、−文字分のドツトのスキャンニングに必要な時
間以上の時間をかける必要があるという欠点があった。

〔課題を解決するための手段〕

本発明のキャラクタジェネレータは、メモリセルにドツ
ト状に格納された文字パターンを、キャラクタアドレス
とスキャンアドレスをアドレスデコーダに入力して選択
することにより出力するキャラクタジェネレータにおい
て、 外部からの出力制御信号により、前記スキャンアドレス
を計数し、前記アドレスデコーダに対する前記スキャン
アドレスを出力するとともに、ラッチ信号とリセット信
号を出力するスキャンアドレスカウンタと、 前記ラッチ信号により、前記キャラクタアドレスをラッ
チし、前記リセット信号により、終了信号を出力するキ
ャラクタアドレスラッチ回路を有するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図である。

第１図において、本発明のキャラクタジェネレータは、
従来の技術で示したものと同様の、アドレスバッファ１
と、Ｘデコーダ２と、Ｙデコーダ３と、メモリセル４と
、Ｙセレクタ５と、出力バッファ６に加えて、キャラク
タアドレスラッチ回路７と、スキャンアドレスカウンタ
８とから構成されている。

次に、本実施例の動作について説明する。

第２図は、第１図で示す本実施例の回路のタイムチャー
トである。

まず、スキャンアドレスＳＡと、キャラクタアドレスＣ
Ａは、アドレス人力バッファ１を経由して、それぞれ、
スキャンアドレスカウンタ８およびキャラクタアドレス
ラッチ回路７に入力される。

まず、スキャンアドレスカウンタ８は、外部からの出力
イネーブル信号ＯＥが立下り、活性化すると、スキャン
アドレスＳＡのデータ（ＳＡ、〜ＳＡ、、）をラッチす
る。さらに、キャラクタアドレスラッチ回路７に対し、
ラッチ信号りを出力し、キャラクタアドレスＣＡのデー
タ（ＣＡｏ〜ＣＡゎ）をラッチする。

次に、出力イネーブル信号ＯＥが立下り、活性化すると
、スキャンアドレスＳＡのデータ（ＳＡ。〜ＳＡ、）を
１だけカウントアツプし、さらに、次のＯＥの立下がり
でこのデータをラッチする。

一文字分のドツトデータのスキャンニングが終了するま
で、出力イネーブル信号ＯＥをクロックとするスキャン
アドレスカウンタ８のカンラントアップは続く。その間
ラッチ信号りは、活性化状態にあり、キャラクタアドレ
スＣＡは、キャラクタジェネレータ内部で、同一アドレ
スデータを保持し続ける。

一文字分のドツトデータが全てスキャンニングされる回
数分、スキャンアドレスＳＡのデータがカウントアツプ
されると、スキャンアドレスカウンタ８は、カウントア
ツプしてデータをクリアし、同時に、キャラクタアドレ
スラッチ回路７にリセット信号Ｒを出力する。

キャラクタアドレスラッチ回路７は、リセット信号Ｒを
受けて、それまでラッチしていたキャラクタアドレスＣ
Ａのデータ（ＣＡｏ〜ＣＡｆｌ）をクリアし、外部にス
キャンニングが終了したことを示すエンド信号Ｅを出力
する。

リセット信号Ｒが出力されるとき、ラッチ信号りも、非
活性状態となり、キャラクタジェネレータは、新しい文
字の選択を待つ状態となる。

第２図のタイムチャートに示すように、スキャンアドレ
スＳＡ、および、キャラクタアドレスＣＡの各データは
一度だけ与えられるだけで、後は、キャラクタジェネレ
ータ内部でスキャンニングれている。

〔発明の効果〕

以上説明したように本発明は、外部からの出力制御信号
によりスキャンアドレスを計数し、ラッチ信号とリセッ
ト信号とを出力するスキャンアドレスカウンタと、前記
ラッチ信号によりキャラクタアドレスをラッチし、前記
リセット信号により終了信号を出力するキャラクタアド
レスラッチ回路を有することにより、−膜内な、アドレ
スとデータを多重化したアドレス・データマルチプレッ
クス方式のコントローラにより、キャラクタジェネレー
タを制御する場合でも、バス上のアドレスとデータの切
換に必要最小限度の論理回路だけでよく、装置構成が単
純化されるというという効果がある。

また、装置全体のタイミング設計が容易になるという効
果がある。

さらに、外部からの出力制御信号によってのみデータが
アクセスされるので、−文字分のドツトのスキャンニン
グ時間を最小にできるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した回路の動作タイムチャート、第３図は従
来のキャラクタジェネレータの一例を示すブロック図、
第４図はスキャンアドレスされる一文字分のドツトデー
タの一例を示す図である。 １・・・アドレスバッファ、２・・・Ｘデコーダ、３・
・・Ｙデコーダ、４・・・メモリセル、５・・・Ｙセレ
クタ、６・・・出力バッファ、７・・・キャラクタアド
レスラッチ回路、８・・・スキャンアドレスカウンタ。

Claims (1)

1. 【特許請求の範囲】 メモリセルにドット状に格納された文字パターンを、キ
   ャラクタアドレスとスキャンアドレスをアドレスデコー
   ダに入力して選択することにより出力するキャラクタジ
   ェネレータにおいて、外部からの出力制御信号により、
   前記スキャンアドレスを計数し、前記アドレスデコーダ
   に対する前記スキャンアドレスを出力するとともに、ラ
   ッチ信号とリセット信号を出力するスキャンアドレスカ
   ンウンタと、 前記ラッチ信号により、前記キャラクタアドレスをラッ
   チし、前記リセット信号により、終了信号を出力するキ
   ャラクタアドレスラッチ回路を有することを特徴とする
   キャラクタジェネレータ。