JPH04172326A

JPH04172326A - 液晶表示装置

Info

Publication number: JPH04172326A
Application number: JP2299549A
Authority: JP
Inventors: Kazunari Mori; 一成森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-05
Filing date: 1990-11-05
Publication date: 1992-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、特にインタレース方式のテレビジョン信号の
画像を表示する液晶表示装置に関する。

（従来の技術）ＮＴＳＣ方式のテレビジョン信号では、１フレームを構
成する　５２５本の走査線を２回に分けて走査を行うイ
ンタレース方式が採用されている。

即ち、１フレームを奇数番目の走査線を走査する奇数フ
ィールドと偶数番目の走査線を走査する偶数フィールド
とで１フレームの画面が表示される。

ところで、液晶表示装置にテレビジョン信号の画像を表
示する場合、インタレース駆動では画像にフリッカ−と
呼ばれるちらつきが生じてしまうため、奇数番目と偶数
番目の信号を同じ行に表示させるノンインクレース駆動
が行われる。

しかし、解像度の高い液晶表示装置であってもノンイン
タレース駆動では、本来の走査線数の半分の２８２本以
上の高精細化は困難である。

そこで、このような液晶表示装置では、倍速ノンインタ
レース駆動が行われている。

第５図に倍速ノンインクレース駆動を行う場合の構成を
示す。

同図において、１は、アクティブマトリクス型の液晶表
示装置、２は、１フレ一ム分の映像信号を格納可能なフ
レームメモリである。液晶表示装置１は、マトリクス状
に配置された複数の走査線３と信号線４と、これらの各
交点に設けられたスイッチング素子５、記憶保持用コン
デンサ６、画素電極７から構成されている。

二の液晶表示装置では、１フレ一ム分（奇数フィールド
および偶数フィールド）の映像信号を一度、フレームメ
モリ２に格納し、垂直帰線期間に一斉に各画素へ信号を
書込む。

または、例えば奇数フィールドの映像信号をフレームメ
モリ２に格納し、続く偶数フィールドで、偶数行に当該
フィールドの信号を書込むとともにフレームメモリ２内
に格納されている奇数フィールドの信号を奇数行に書込
む。

このように映像信号を一度フレームメモリに格納するこ
とで、走査線数を減らすことなくノンインタレース駆動
を行うことが可能とされている。

しかしながら、・１フレ一ム分または１フイ一ルド分の
映像信号を格納するためには、大容量のメモリが必要で
あり、このようなメモリは大変高価である。

（発明か解決しようとする課題）上述したように、従来の液晶表示装置で、倍速ノンイン
タレース駆動を行うには大容量のメモリか必要となるた
め、コストかかかるという問題かあった。

本発明はこのような点に対処してなされたもので、外付
けのメモリをなくしてローコストて倍速ノンインタレー
ス駆動を行うことのできる液晶表示装置を提供するもの
である。

［発明の構成］（課題を解決するための手段）本発明は、マトリクス状に配置された複数本の第１の走
査線と信号線との交点に設けられる第１のトランジスタ
と、前記第１の走査線に印加される操作パルスにより前
記第１のトランジスタを介して前記信号線の画素信号が
印加保持される容量性素子と、この容量性素子と画素電
極との間に接続され、前記第１の走査線と平行する第２
の走査線に印加される操作パルスにより前記容量性素子
に保持される画素信号を前記画素電極に印加する第２の
トランジスタとを具備するものである。

（作　用）本発明では、液晶表示装置の各画素に、容量性素子とこ
の容量性素子に画素信号を印加する第１のトランジスタ
とにより画素メモリを形成している。これらの容量性素
子やトランジスタは、画素駆動用トランジスタを形成す
るのと同じ工程で形成される。

従って、倍速ノンインタレース駆動を行うのに必要なフ
レームメモリを安価に得ることができる。

（実施例）以下、本発明の実施例を図面を用いて説明する。

第１図は、本発明の一実施例の液晶表示装置の構成を示
す図である。

同図に示すように、液晶表示装置１０の単位画素は、メ
モリ用トランジスタ１１、メモリ用コンデンサ１２、画
素用トランジスタ１３、画素用コンデンサ１４、画素電
極１５から構成されている。

メモリ用トランジスタ１１、画素用トランジスタ１３は
、ＴＰＴ　（薄膜トランジスタ）で、第５図に示した従
来の液晶表示装置１のスイッチング素子５と同様にして
形成される。

また、各画素へ信号を供給する信号線１６と直交させて
、メモリ用トランジスタ１１を駆動するメモリ用走査線
１７と画素用トランジスタ１３を駆動する画素用走査線
１８がマトリクス状に設けられている。信号線１６へは
、信号入力回路２１から画素信号が送出される。メモリ
用走査線１７へはメモリ用ＴＰＴ走査回路２２から、画
素用走査線１８へは画素用ＴＰＴ走査回路２３から操作
パルスが送出される。

メモリ用トランジスタ１１は、信号線１６に接続されて
おり、メモリ用走査線１７に出力される操作パルスによ
りオンとされ、信号線１６に出力されている画素信号を
メモリ用コンデンサ１２１；印加する。

メモリ用コンデンサ１２は、印加された画素信号を保持
する。

メモリ用コンデンサ１２と画素電極１５との間に接続さ
れている画素用トランジスタ１３は、画素用走査線１８
に出力される操作パルスによりオンとされ、メモリ用コ
ンデンサ１２に保持されている画素信号を画素電極１５
に印加する。

画素用コンデンサ１４は、画素電極１５に並列に接続さ
れており、画素電極１５に印加された画素信号を保持す
る。

次にここのように構成された液晶表示装置１０で倍速ノ
ンインタレース駆動を行う場合の動作を第２図（ａ）〜
（ｃ）を用いて説明する。

まず、奇数フィールドで、第２図（ａ）に示すように、
信号線１６に画素信号が、奇数番目のメモリ用走査線１
７ａに操作パルスが順次出力され、奇数番目のメモリ用
コンデンサ１２に画素信号を保持させる。

ついで、偶数フィールドで、第２図（ｂ）に示すように
、信号線１６に画素信号が、偶数番目のメモリ用走査線
１７ｂに操作パルスか順次出力され、偶数番目のメモリ
用コンデンサ１２に画素信号を保持させる。

この後、垂直帰線期間を利用して、第２図（ｂ）に示す
ように、画素用走査線１８ａ、ｂに操作パルスが出力さ
れ、メモリ用コンデンサ１２に保持されている画素信号
が、画素電極１５と画素用コンデンサ１４に印加される
。

このようにして、フレームメモリを必要とせすに倍速ノ
ンインタレース駆動を行うことかできる。

なお、メモリ用コンデンサ１２に保持されている画素信
号か画素用コンデンサ１４に印加されるので、画素信号
の精度の面でメモリ用コンデンサ１２は、画素用コンデ
ンサ１４に対して十分に大きいことが好ましい。

さらに、本発明の他の実施例について第３図及び第４図
を用いて説明する。

第３図は、本実施例の液晶表示装置の構成を示す図であ
る。なお、第１図、第２図と共通する部分には同符号を
付し詳細な説明は略す。

第３図に示すように、液晶表示装置３０の奇数行の単位
画素は、メモリ用トランジスタ１１、メ　”そり用コン
デンサ１２、画素用トランジスタ１３、画素用コンデン
サ１４、画素電極１５から構成されている。また、偶数
行の単位画素は、画素用トランジスタ１３、画素用コン
デンサ１４、画素電極１５から構成されている。メモリ
用トランジスタ１１、画素用トランジスタ１３は、ＴＰ
Ｔ　（薄膜トランジスタ）として形成されている。

次に、このように構成された液晶表示装置３０で倍速ノ
ンインタレース駆動を行う場合の動作を第４図（ａ）、
（ｂ）を用いて説明する。

まず、奇数フィールドで、第４図（ａ）に示すように、
信号線１６に画素信号が、奇数番目のメモリ用走査線１
７に操作パルスが順次出力され、奇数番目のメモリ用コ
ンデンサ１２に画素信号を保持させる。

ついで、偶数フィールドで、第４図（ｂ）に示すように
、信号線１６に画素信号が、偶数番目の画素用走査線１
８ｂに操作パルスが順次出力され、偶数番目の画素電極
１５と画素用コンデンサ１４に画素信号が印加されると
ともに、奇数番目の画素用走査線１８ａにも操作パルス
が順次出力され、奇数番目の画素電極１５と画素用コン
デンサ１４にも画素信号が印加される。

このようにして、フレームメモリを必要とせずに倍速ノ
ーンインタレース駆動を行うことができる。

［発明の効果］本発明によれば、アクティブマトリクス型の液晶表示装
置の画素駆動用トランジスタやコンデンサを形成する工
程において画素メモリを形成するので、倍速ノンインタ
レース駆動を行うためのフレームメモリを安砺に得るこ
とができる。

また、外付けのフレームメモリがなくなるので、組込み
機器を小形化することができる。

【図面の簡単な説明】

第１図は本発明の実施例の液晶表示装置の構成を示す図
、第２図（ａ）乃至（ｃ）はこの液晶表示装置で倍速ノ
ンインクレース駆動を行う場合の動作を示す図、第３図
は第２の実施例の液晶表示装置の構成を示す図、第４図
（ａ）及び（ｂ）は第３図の液晶表示装置て倍速ノンイ
ンタレース駆動を行う場合の動作を示す図、第５図は従
来の液晶表示装置において倍速ノンインタレース駆動を
行う場合の構成を示す図である。１０．３０・・・液晶表示装置、１１・・・メモリ用ト
ランジスタ、１２・・・メモリ用コンデンサ、１３・・
・画素用トランジスタ、１４・・・画素用コンデンサ、
１５・・画素電極、１６・・・信号線、１７・・・メモ
リ用走査線、１８・・・画素用走査線。出願人　　　　　　株式会社　東芝代理人　弁理士　　須　山　佐　− 第５」眞　　　　　は１ト１ヒ　　　　　　。坤　　　　　　十

Claims

【特許請求の範囲】

（１）マトリクス状に配置された複数本の第１の走査線
と信号線との交点に設けられる第１のトランジスタと、前記第１の走査線に印加される操作パルスにより前記第
１のトランジスタを介して前記信号線の画素信号が印加
保持される容量性素子と、この容量性素子と画素電極との間に接続され、前記第１
の走査線と平行する第２の走査線に印加される操作パル
スにより前記容量性素子に保持される画素信号を前記画
素電極に印加する第２のトランジスタとを具備することを特徴とする液晶表示装置。