JPH0416505Y2 - - Google Patents
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- Publication number
- JPH0416505Y2 JPH0416505Y2 JP7960785U JP7960785U JPH0416505Y2 JP H0416505 Y2 JPH0416505 Y2 JP H0416505Y2 JP 7960785 U JP7960785 U JP 7960785U JP 7960785 U JP7960785 U JP 7960785U JP H0416505 Y2 JPH0416505 Y2 JP H0416505Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- thyristor
- transistor
- input
- gate
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 description 10
- 238000010304 firing Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Thyristor Switches And Gates (AREA)
- Safety Valves (AREA)
Description
【考案の詳細な説明】
〔考案の属する技術分野〕
本考案はガス遮断弁の駆動回路のような誤動作
により生命の存否を左右する回路に用いるサイリ
スタの点弧回路に関する。
により生命の存否を左右する回路に用いるサイリ
スタの点弧回路に関する。
サイリスタは一度点弧するとアノード電圧をオフ
または逆電圧を印加しない限り導通し続け、ノイ
ズなどにより誤動作すると面倒なので保護回路を
付加するなどの注意が必要であり、特にガス遮断
弁の駆動回路に用いる場合には、この弁が保安機
器としての重要性から誤動作のないように配慮す
る必要がある。
または逆電圧を印加しない限り導通し続け、ノイ
ズなどにより誤動作すると面倒なので保護回路を
付加するなどの注意が必要であり、特にガス遮断
弁の駆動回路に用いる場合には、この弁が保安機
器としての重要性から誤動作のないように配慮す
る必要がある。
本考案はノイズなどによる誤動作を防ぎ信頼性
の高いサイリスタの点弧回路を提供することを目
的とする。
の高いサイリスタの点弧回路を提供することを目
的とする。
本考案の要点は、点弧電圧が印加されるサイリ
スタのゲート・カソード間に接続したトランジス
タと、該トランジスタのベースに接続され前記点
弧電圧で動作し該点弧電圧印加時点より遅れて前
記トランジスタを一時不導通とするワンシヨツト
遅延回路とによりサイリスタの点弧回路を構成し
た点にあり、点弧入力がないときサイリスタのゲ
ート・カソード間はトランジスタで短絡してノイ
ズによる点弧を防ぎ、一方入力が与えられると、
この入力が所要の入力であるか否か確認してトラ
ンジスタをワンシヨツトで不導通にしてサイリス
タを点弧させることができるようにしたものであ
る。
スタのゲート・カソード間に接続したトランジス
タと、該トランジスタのベースに接続され前記点
弧電圧で動作し該点弧電圧印加時点より遅れて前
記トランジスタを一時不導通とするワンシヨツト
遅延回路とによりサイリスタの点弧回路を構成し
た点にあり、点弧入力がないときサイリスタのゲ
ート・カソード間はトランジスタで短絡してノイ
ズによる点弧を防ぎ、一方入力が与えられると、
この入力が所要の入力であるか否か確認してトラ
ンジスタをワンシヨツトで不導通にしてサイリス
タを点弧させることができるようにしたものであ
る。
第１図は本考案の一実施例を示す回路図で、サ
イリスタ１の負荷２はコンデンサ３と駆動コイル
４との直列回路２であり、サイリスタ１のアノー
ドには常時図示しない抵抗を介して直流電圧Ｖが
印加されている。サイリスタ１のゲートは安全抵
抗５を介してサイリスタ１の点弧パルスの入力端
子６に接続されている。またサイリスタ１のゲー
トとカソード間にはトランジスタ７のカソード、
エミツタが接続され、このトランジスタ７のベー
スには抵抗８を介してワンシヨツト遅延回路９の
出力端が接続されている。このワンシヨツト遅延
回路９の入力端は入力端子６に接続されている。
次にワンシヨツト回路９は例えばOR回路１０、
インバータ１１、反転した入力が印加される
NAND回路１２、２個の遅延抵抗１３，１４、
２個の遅延コンデンサ１５，１６を備え、OR回
路１０の二つの入力端は共通に接続されて抵抗１
３を介して入力端子６に接続されている。そして
コンデンサ１５を介して接地され、抵抗１３とコ
ンデンサ１５でひとつの遅延回路を形成してい
る。OR回路１０の出力端はインバータ１１を介
してNAND回路１２の一方の入力端に接続され
る回路と、抵抗１４を介してNAND回路１２の
他方の入力端に接続される回路に分かれNAND
回路１２の他方に入力端にはコンデンサ１６が接
続されて抵抗１４とコンデンサ１６でひとつの遅
延回路を形成している。NAND回路１２の出力
端は抵抗８を介してトランジスタ７のベースに接
続されている。
イリスタ１の負荷２はコンデンサ３と駆動コイル
４との直列回路２であり、サイリスタ１のアノー
ドには常時図示しない抵抗を介して直流電圧Ｖが
印加されている。サイリスタ１のゲートは安全抵
抗５を介してサイリスタ１の点弧パルスの入力端
子６に接続されている。またサイリスタ１のゲー
トとカソード間にはトランジスタ７のカソード、
エミツタが接続され、このトランジスタ７のベー
スには抵抗８を介してワンシヨツト遅延回路９の
出力端が接続されている。このワンシヨツト遅延
回路９の入力端は入力端子６に接続されている。
次にワンシヨツト回路９は例えばOR回路１０、
インバータ１１、反転した入力が印加される
NAND回路１２、２個の遅延抵抗１３，１４、
２個の遅延コンデンサ１５，１６を備え、OR回
路１０の二つの入力端は共通に接続されて抵抗１
３を介して入力端子６に接続されている。そして
コンデンサ１５を介して接地され、抵抗１３とコ
ンデンサ１５でひとつの遅延回路を形成してい
る。OR回路１０の出力端はインバータ１１を介
してNAND回路１２の一方の入力端に接続され
る回路と、抵抗１４を介してNAND回路１２の
他方の入力端に接続される回路に分かれNAND
回路１２の他方に入力端にはコンデンサ１６が接
続されて抵抗１４とコンデンサ１６でひとつの遅
延回路を形成している。NAND回路１２の出力
端は抵抗８を介してトランジスタ７のベースに接
続されている。
以下第２図のタイムチヤートにより第１図の回
路の動作を説明する。常時は入力端子６に印加さ
れる信号S1がローレベル（以下、このローレベル
の信号をＬと略称する）のときOR回路１０の両
入力がＬであるから、その出力もＬ、したがつて
インバータ１１の出力はハイレベル（以下、この
ハイレベルの信号をＨと略称する）であり、イン
バータ１１を介して与えられるNAND回路１２
の一方の入力は積極的に反転されてＬである。ま
たNAND回路１２の他方の入力は積極的に反転
されてＨであるから、その出力信号S2はＨであ
り、トランジスタ７は導通している。したがつ
て、サイリスタ３のゲートはトランジスタ７で短
絡されゲート信号S3はＬであり、サイリスタ３は
点弧しない。次に時刻t1に入力端子６に信号S1が
印加されてＨになると抵抗１３、コンデンサ１５
により遅延して時間Ｔの後の時刻t2にOR回路１
０の入力電圧が所定値に上昇するとこの出力はＨ
になる。このときNAND回路１２の一方の入力
はインバータ１１の出力Ｌを反転してＨになり、
他方の入力は抵抗１４とコンデンサ１６で遅延す
るから時刻t2直後には入力電圧が低くこれを反転
したＨとなるのでNAND回路１２の出力信号S2
はＬとなる。したがつてトランジスタ７は不導通
となりゲート信号を短絡しなくなるのでゲート信
号S3はＨとなる。したがつてサイリスタ１は点弧
し、直流電圧Ｖで充電されていたコンデンサ３の
電荷はサイリスタ１を介して駆動コイル４に流
れ、駆動コイル４はガス遮断弁などの電磁弁を動
作させる。勿論時刻t3にコンデンサ１６が充電さ
れ、NAND回路１２の他方の入力電圧が所定値
になるとNAND回路１２の出力信号S2はＨに回
復し、トランジスタ７は導通し、ゲート信号S3は
Ｌとなる。以後時刻t4に端子６の信号S1がＬにな
つても信号S2はＨであり、信号S3はＬである。こ
のようにして常時サイリスタ１のゲートは短絡さ
れているからノイズなどが入力端子６に入力した
としてもサイリスタが点弧することはない。
路の動作を説明する。常時は入力端子６に印加さ
れる信号S1がローレベル（以下、このローレベル
の信号をＬと略称する）のときOR回路１０の両
入力がＬであるから、その出力もＬ、したがつて
インバータ１１の出力はハイレベル（以下、この
ハイレベルの信号をＨと略称する）であり、イン
バータ１１を介して与えられるNAND回路１２
の一方の入力は積極的に反転されてＬである。ま
たNAND回路１２の他方の入力は積極的に反転
されてＨであるから、その出力信号S2はＨであ
り、トランジスタ７は導通している。したがつ
て、サイリスタ３のゲートはトランジスタ７で短
絡されゲート信号S3はＬであり、サイリスタ３は
点弧しない。次に時刻t1に入力端子６に信号S1が
印加されてＨになると抵抗１３、コンデンサ１５
により遅延して時間Ｔの後の時刻t2にOR回路１
０の入力電圧が所定値に上昇するとこの出力はＨ
になる。このときNAND回路１２の一方の入力
はインバータ１１の出力Ｌを反転してＨになり、
他方の入力は抵抗１４とコンデンサ１６で遅延す
るから時刻t2直後には入力電圧が低くこれを反転
したＨとなるのでNAND回路１２の出力信号S2
はＬとなる。したがつてトランジスタ７は不導通
となりゲート信号を短絡しなくなるのでゲート信
号S3はＨとなる。したがつてサイリスタ１は点弧
し、直流電圧Ｖで充電されていたコンデンサ３の
電荷はサイリスタ１を介して駆動コイル４に流
れ、駆動コイル４はガス遮断弁などの電磁弁を動
作させる。勿論時刻t3にコンデンサ１６が充電さ
れ、NAND回路１２の他方の入力電圧が所定値
になるとNAND回路１２の出力信号S2はＨに回
復し、トランジスタ７は導通し、ゲート信号S3は
Ｌとなる。以後時刻t4に端子６の信号S1がＬにな
つても信号S2はＨであり、信号S3はＬである。こ
のようにして常時サイリスタ１のゲートは短絡さ
れているからノイズなどが入力端子６に入力した
としてもサイリスタが点弧することはない。
本考案によれば、サイリスタに点弧入力がない
とき常に導通状態となるトランジスタで、サイリ
スタのゲート・カソード間を短絡しているから、
サイリスタがノイズなどで誤動作することがな
い。またサイリスタを点弧するときにはワンシヨ
ツト遅延回路を介して、点弧信号を遅らせこれを
確認した後常時導通状態のトランジスタを短時間
１回だけ不導通にし、サイリスタを点弧させ、そ
の後は再びサイリスタのゲート・カソード間を短
絡するようにしたから不必要な点弧入力を削除す
ることになり信頼性の高いサイリスタの点弧回路
を提供できる。
とき常に導通状態となるトランジスタで、サイリ
スタのゲート・カソード間を短絡しているから、
サイリスタがノイズなどで誤動作することがな
い。またサイリスタを点弧するときにはワンシヨ
ツト遅延回路を介して、点弧信号を遅らせこれを
確認した後常時導通状態のトランジスタを短時間
１回だけ不導通にし、サイリスタを点弧させ、そ
の後は再びサイリスタのゲート・カソード間を短
絡するようにしたから不必要な点弧入力を削除す
ることになり信頼性の高いサイリスタの点弧回路
を提供できる。
第１図は本考案によるサイリスタの点弧回路の
結線図、第２図は第１図の点弧回路の動作を示す
タイムチヤートである。 １……サイリスタ、７……トランジスタ、９…
…ワンシヨツト遅延回路。
結線図、第２図は第１図の点弧回路の動作を示す
タイムチヤートである。 １……サイリスタ、７……トランジスタ、９…
…ワンシヨツト遅延回路。
Claims (1)
- 点弧電圧が印加されるサイリスタのゲート・カ
ソード間に接続したトランジスタと、該トランジ
スタのベースに接続され前記点弧電圧で動作し該
点弧電圧印加時点より遅れて前記トランジスタを
一時不導通とするワンシヨツト遅延回路とを備え
てなることを特徴とするサイリスタの点弧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7960785U JPH0416505Y2 (ja) | 1985-05-28 | 1985-05-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7960785U JPH0416505Y2 (ja) | 1985-05-28 | 1985-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61195641U JPS61195641U (ja) | 1986-12-05 |
| JPH0416505Y2 true JPH0416505Y2 (ja) | 1992-04-14 |
Family
ID=30624682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7960785U Expired JPH0416505Y2 (ja) | 1985-05-28 | 1985-05-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0416505Y2 (ja) |
-
1985
- 1985-05-28 JP JP7960785U patent/JPH0416505Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61195641U (ja) | 1986-12-05 |
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