JPH04155927A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04155927A JPH04155927A JP28155390A JP28155390A JPH04155927A JP H04155927 A JPH04155927 A JP H04155927A JP 28155390 A JP28155390 A JP 28155390A JP 28155390 A JP28155390 A JP 28155390A JP H04155927 A JPH04155927 A JP H04155927A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- layer wiring
- ground
- grinding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005498 polishing Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000001459 lithography Methods 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に多層配線
ＬＳＩの層間絶縁膜を平担化する方法に関するものであ
る。
ＬＳＩの層間絶縁膜を平担化する方法に関するものであ
る。
従来、多層配線ＬＳＩの層間絶縁膜を平担化にするにあ
たって、第２図（Ａ）の様に配線上に形成した６０層間
絶縁膜の段差上に７のフォトレジスト等の塗布膜を形成
し、絶縁膜６．フォトレジストアのエツチング速度がほ
ぼ等しくなる条件で全面をエツチングして表面を平担化
する（Ｂ）製造方法（エッチバック法）であった。
たって、第２図（Ａ）の様に配線上に形成した６０層間
絶縁膜の段差上に７のフォトレジスト等の塗布膜を形成
し、絶縁膜６．フォトレジストアのエツチング速度がほ
ぼ等しくなる条件で全面をエツチングして表面を平担化
する（Ｂ）製造方法（エッチバック法）であった。
前述のエッチバック法では、エツチングによる平担化の
為、エツチングする時間及びエンドポイント等の制御が
難しく、特に、フォトレジスト等のエツチング速度と、
層間絶縁膜のエツチング速度を半導体基板内全面に等し
くする事は非常に難しい為、そのエツチング速度の違い
により段差が生じてしまうと言う問題を有していた。
為、エツチングする時間及びエンドポイント等の制御が
難しく、特に、フォトレジスト等のエツチング速度と、
層間絶縁膜のエツチング速度を半導体基板内全面に等し
くする事は非常に難しい為、そのエツチング速度の違い
により段差が生じてしまうと言う問題を有していた。
本発明の半導体装置の製造方法は、多層配線ＬＳＩの層
間絶縁膜の表面を研磨技術を用いて研磨する事によりて
、該層間絶縁膜にできる段差を平担化する事を特徴とす
る特 〔実施例〕 第１図の７０−は、本発明の実施例における断面図であ
る。第１層配線を形成する際、はじめにスパッタ法等に
より１のアルミニウムを全面に形成する（Ａ）。これを
、リソグラフィ法及びエツチング法等により２の第１層
配線を形成する（Ｂ）。続いて、この上から第２層配線
と絶縁する為、５の層間絶縁膜をＣＶＤ法等により形成
する（Ｃ）。続いて研磨技術により３を段差がな（なる
まで平担に研磨する。更に、研磨された表面を洗浄し、
第１層配線上の薄（なった層間絶縁膜を補う為、再度Ｃ
ＶＤ法等により、全面に５の層間絶縁膜を形成し層間絶
縁膜として、完全な絶縁膜とする。これにより層間絶縁
膜が完全に平担化される。尚、第１図の実施例において
は、第１層配線をアルミニウムとしたが導電性があり、
且つ配線として使用できる材料に置き換える事も可能で
ある。
間絶縁膜の表面を研磨技術を用いて研磨する事によりて
、該層間絶縁膜にできる段差を平担化する事を特徴とす
る特 〔実施例〕 第１図の７０−は、本発明の実施例における断面図であ
る。第１層配線を形成する際、はじめにスパッタ法等に
より１のアルミニウムを全面に形成する（Ａ）。これを
、リソグラフィ法及びエツチング法等により２の第１層
配線を形成する（Ｂ）。続いて、この上から第２層配線
と絶縁する為、５の層間絶縁膜をＣＶＤ法等により形成
する（Ｃ）。続いて研磨技術により３を段差がな（なる
まで平担に研磨する。更に、研磨された表面を洗浄し、
第１層配線上の薄（なった層間絶縁膜を補う為、再度Ｃ
ＶＤ法等により、全面に５の層間絶縁膜を形成し層間絶
縁膜として、完全な絶縁膜とする。これにより層間絶縁
膜が完全に平担化される。尚、第１図の実施例において
は、第１層配線をアルミニウムとしたが導電性があり、
且つ配線として使用できる材料に置き換える事も可能で
ある。
以上述べた様に、本発明によれば層間絶縁膜の表面を平
担化するにあたって、研磨技術を用いて研磨する事によ
り半導体基板全面にわたって制御性の良い平担化を可能
にさせる効果を有する。
担化するにあたって、研磨技術を用いて研磨する事によ
り半導体基板全面にわたって制御性の良い平担化を可能
にさせる効果を有する。
第１図（Ａ）〜（Ｅ）は、本発明の一実施例の主要断面
図、第２図（Ａ）、（Ｂ）は従来例の主要断面図。 １．２・・・・・・・・・・・・・・・第１層配線（ア
ルミニウム）３．５．６・・・・・・・・・層間絶縁膜
４・・・・・・・・・・・・・・・・・・・・・平担化
する為の研磨領域７・・・・・・・・・・・・・・・・
・・・・・フォトレジストの塗布膜以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第 １ ａ 第 Ｚ 図
図、第２図（Ａ）、（Ｂ）は従来例の主要断面図。 １．２・・・・・・・・・・・・・・・第１層配線（ア
ルミニウム）３．５．６・・・・・・・・・層間絶縁膜
４・・・・・・・・・・・・・・・・・・・・・平担化
する為の研磨領域７・・・・・・・・・・・・・・・・
・・・・・フォトレジストの塗布膜以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第 １ ａ 第 Ｚ 図
Claims (1)
- 多層配線ＬＳＩにおいて、配線間の層間絶縁膜の表面
を研磨技術を用いて研磨することによって該層間絶縁膜
にできる段差を、平担化する事を特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28155390A JPH04155927A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28155390A JPH04155927A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155927A true JPH04155927A (ja) | 1992-05-28 |
Family
ID=17640791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28155390A Pending JPH04155927A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498574A (en) * | 1994-04-22 | 1996-03-12 | Nec Corporation | Process of fabricating semiconductor device having flattening stage for inter-level insulating layer without deterioration of device characteristics |
-
1990
- 1990-10-19 JP JP28155390A patent/JPH04155927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498574A (en) * | 1994-04-22 | 1996-03-12 | Nec Corporation | Process of fabricating semiconductor device having flattening stage for inter-level insulating layer without deterioration of device characteristics |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03295239A (ja) | 半導体装置の製造方法 | |
| JPH04155927A (ja) | 半導体装置の製造方法 | |
| JP2950029B2 (ja) | 半導体装置の製造方法 | |
| JPS59136934A (ja) | 半導体装置の製造方法 | |
| JP2716156B2 (ja) | 半導体装置の製造方法 | |
| JPH04139828A (ja) | 半導体装置の製造方法 | |
| JPS63131546A (ja) | 半導体装置 | |
| JPH07297183A (ja) | 半導体装置とその製造方法 | |
| JPS5951549A (ja) | 集積回路装置の製造方法 | |
| JP2001176872A (ja) | 半導体装置の製造方法 | |
| JPH0992802A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP2000133706A (ja) | 半導体装置およびその製造方法 | |
| JP2637726B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0590203A (ja) | 半導体装置の製造方法 | |
| JPS60115234A (ja) | 半導体装置の製造方法 | |
| JP2000031148A (ja) | 半導体装置の製造方法 | |
| JPS6173350A (ja) | 半導体装置の製造方法 | |
| JPH0298960A (ja) | 半導体装置の製造方法 | |
| JPS6151848A (ja) | 半導体装置の製造方法 | |
| JPS6381833A (ja) | 半導体装置の製造方法 | |
| JPH04167448A (ja) | 半導体素子の製造方法 | |
| JPH09246379A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63293948A (ja) | 層間絶縁膜の形成方法 | |
| JPH03153035A (ja) | 半導体装置の製造方法 | |
| JPH0246747A (ja) | 多層配線の形成方法 |