JPH04148386A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH04148386A JPH04148386A JP2274077A JP27407790A JPH04148386A JP H04148386 A JPH04148386 A JP H04148386A JP 2274077 A JP2274077 A JP 2274077A JP 27407790 A JP27407790 A JP 27407790A JP H04148386 A JPH04148386 A JP H04148386A
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- JP
- Japan
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- output
- input
- latch
- pull
- output latch
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップマイクロコンピュータの入出力
回路に関し、特に入力モード設定時に。
回路に関し、特に入力モード設定時に。
出力ラッチをプルアップトランジスタとして使用できる
入出力回路に関するものである。
入出力回路に関するものである。
第２図は従来の入出力回路を示す構成図であり。
図において％（１）は人出カ端子、（２）は入出力端子
（１）の状態をパスライン（６）へ伝達する入力バッ７
ア。
（１）の状態をパスライン（６）へ伝達する入力バッ７
ア。
（３）は入出力端子（１）へ出力するデータを記憶する
出力ラッチ、（４）は出力ラッチ（３１の出力を入出力
端子（１）へ伝達する出力バッファ、（５）は入出力端
子（１）を入力あるいは出力とするかを決定する方向レ
ジスタである。
出力ラッチ、（４）は出力ラッチ（３１の出力を入出力
端子（１）へ伝達する出力バッファ、（５）は入出力端
子（１）を入力あるいは出力とするかを決定する方向レ
ジスタである。
次に動作について説明する。方向レジスタ（５）に１を
書き込むか、０を書き込むかにより入出力回路が入力に
なるか、出力になるかが設定される。
書き込むか、０を書き込むかにより入出力回路が入力に
なるか、出力になるかが設定される。
方向レジスタ（５）に１が書き込まれた時に１人出方回
路が出力に設定されるものとすると、出力バッ７ア（４
）が動作し、出力ラッチ書き込み信号参）によって出力
クッチにクッチされた出方データが、出カパッ７ア（４
）を通して、入出力端子（１） Ｋ出力される。この場
合、入力ｆ−タ読み出し信号（ｂ）により。
路が出力に設定されるものとすると、出力バッ７ア（４
）が動作し、出力ラッチ書き込み信号参）によって出力
クッチにクッチされた出方データが、出カパッ７ア（４
）を通して、入出力端子（１） Ｋ出力される。この場
合、入力ｆ−タ読み出し信号（ｂ）により。
入出力端子（１）に出力しているデータを、入カバッ７
ア（２）を通して内部へ読み取ることができる０次に方
向レジスタ（５）に０が書き込まれたとすると、この入
出力回路は入力に設定され、出カッくツ７ア（４）は非
動作状態となる。入出力端子（１）に外部より入力され
るデータは、入力データ読み出し信号（ｂ）により入力
バッファ（２）を通して内部へ読み取られる。
ア（２）を通して内部へ読み取ることができる０次に方
向レジスタ（５）に０が書き込まれたとすると、この入
出力回路は入力に設定され、出カッくツ７ア（４）は非
動作状態となる。入出力端子（１）に外部より入力され
るデータは、入力データ読み出し信号（ｂ）により入力
バッファ（２）を通して内部へ読み取られる。
Ｃ＠＃ＥＪ７ｊｓ解決しようとするａ題〕従来の入出力
回路は以上のように構成されているので入力に設定時、
出力ラッチ（３）は入力動作に何ら関与しない回路構成
となっているので、入力設定時に出力ラッチ（３）が無
駄になるなどの問題点があった。
回路は以上のように構成されているので入力に設定時、
出力ラッチ（３）は入力動作に何ら関与しない回路構成
となっているので、入力設定時に出力ラッチ（３）が無
駄になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力設定時に、出力ラッチの出力でプルアッ
プまたは、プルダウン抵抗の有／無を制御する制御レジ
スタとして利用できる入出力回路を得ることを目的とす
る。
たもので、入力設定時に、出力ラッチの出力でプルアッ
プまたは、プルダウン抵抗の有／無を制御する制御レジ
スタとして利用できる入出力回路を得ることを目的とす
る。
この発明に係る入出力回路は、出力ラッチ書き込み信ｆ
Ｋより内部データバスからのデータを保持する出力ラッ
チと、出力ラッチのデータを入出力端子へ出力する出力
バッファと、該出力バッファを動作状態か非動作状態か
を制御する方向レジスタと、前記入出力端子のデータを
内部データバスへ入力する入力バッファと、前記出力ラ
ッチと方向レジスタの内容によってプルアップ抵抗ま九
は、プルダウン抵抗の有／無を制御する制御回路を設け
たものである。
Ｋより内部データバスからのデータを保持する出力ラッ
チと、出力ラッチのデータを入出力端子へ出力する出力
バッファと、該出力バッファを動作状態か非動作状態か
を制御する方向レジスタと、前記入出力端子のデータを
内部データバスへ入力する入力バッファと、前記出力ラ
ッチと方向レジスタの内容によってプルアップ抵抗ま九
は、プルダウン抵抗の有／無を制御する制御回路を設け
たものである。
この発明における入出力回路は、入出力端子を入力設定
時、出力ラッチに書き込まれた内容により、プルアップ
抵抗または、グルダウン抵抗の有／無を制御する。
時、出力ラッチに書き込まれた内容により、プルアップ
抵抗または、グルダウン抵抗の有／無を制御する。
以下、この発明の一実施例を図について説明する。第１
図において、（７）はプルアップ抵抗制御回路、（８）
はプルアップ抵抗制御回路（７）の出力で制御されるＰ
チャンネルＭＯ８トランジスタ、（９）はＰチャンネル
ＭＯ８）ランジスタ（８）によって、電源と入出力端子
（１）閣に接続される抵抗、σＱは方向レジスタ（５）
の出力を反転するインバータ回路、（６）はインバータ
回路αＱの出力と出力クツチ（３）の出力が入力される
２人力ＮＡＮＤゲートである０ 次に動作について説明する。
図において、（７）はプルアップ抵抗制御回路、（８）
はプルアップ抵抗制御回路（７）の出力で制御されるＰ
チャンネルＭＯ８トランジスタ、（９）はＰチャンネル
ＭＯ８）ランジスタ（８）によって、電源と入出力端子
（１）閣に接続される抵抗、σＱは方向レジスタ（５）
の出力を反転するインバータ回路、（６）はインバータ
回路αＱの出力と出力クツチ（３）の出力が入力される
２人力ＮＡＮＤゲートである０ 次に動作について説明する。
方向レジスタ（５）に１を書き込むか、０を蕾き込むか
により、該入出力回路が入力になるか、出力になるかを
設定する０方向レジスタ（５）に１を書き込んだ時、該
入出力回路が出力となると、方向レジスタ（５）の出力
信号により、出カバソファ（４）か動作状態となる。出
力クツチ書き込み信号−）により。
により、該入出力回路が入力になるか、出力になるかを
設定する０方向レジスタ（５）に１を書き込んだ時、該
入出力回路が出力となると、方向レジスタ（５）の出力
信号により、出カバソファ（４）か動作状態となる。出
力クツチ書き込み信号−）により。
出力ラッチ（３１には、出力データが書き込まれ、この
出力データは出力バッファ（４）を通して入出力端子（
１）に出力される。
出力データは出力バッファ（４）を通して入出力端子（
１）に出力される。
次に、方向レジスタ（５） Ｋ Ｏを書き込んだ時、前
記入出力回路が入力となると、方向レジスタ（５）の出
力信号により、出力バッファ（４）が非動作状態となる
。入出力端子（１）より入力されたデータは、入力読み
出し信号（ｂ）により、入力バッファ（２）を通して内
部データバス（６）へ読み出される。この状態において
、出力クツチ書き込み信号−）により、入力データと無
関係なデータを出力ラッチ（３１に書き込むことができ
る。
記入出力回路が入力となると、方向レジスタ（５）の出
力信号により、出力バッファ（４）が非動作状態となる
。入出力端子（１）より入力されたデータは、入力読み
出し信号（ｂ）により、入力バッファ（２）を通して内
部データバス（６）へ読み出される。この状態において
、出力クツチ書き込み信号−）により、入力データと無
関係なデータを出力ラッチ（３１に書き込むことができ
る。
プルアップ抵抗の制御方法について説明する。
プルアップ制御回路（７）には、方向レジスタ（５）の
出力と出力ラッチ（３）の出力が入力される。方向レジ
スタ（５）の出力値０がインバータ（ト）を通して、２
人カＷＡＮＤ（ロ）の一方の入力にｌが伝達される。２
人力ＮＡＮＤ（６）の他方の入力に出力ラッチ（３）の
出力が入力される。出力ラッチ（３）に０を書き込むと
２人力ＮＡＮＤ Ｑｌの出力はＩＫなり、この出力がＰ
チャンネルトランジスタ（８）のゲートへ入力され、Ｐ
チャンネルトランジスタ（８）は非導通状態となり、抵
抗（９）と電源の接続が遮断されプルアップ抵抗無しの
状態となる。出力クツチ（３）に１を書き込むと２人力
ＮＡＮＤ Ｑｌ）の出力は０になり、この出力がＰチャ
ンネルトランジスタ（８）のゲートへ入力されＰチャン
ネルトランジスタ（８）は導通状態となり抵抗（９）と
電源が接続され、グルアッグ抵抗有りの状態となる。
出力と出力ラッチ（３）の出力が入力される。方向レジ
スタ（５）の出力値０がインバータ（ト）を通して、２
人カＷＡＮＤ（ロ）の一方の入力にｌが伝達される。２
人力ＮＡＮＤ（６）の他方の入力に出力ラッチ（３）の
出力が入力される。出力ラッチ（３）に０を書き込むと
２人力ＮＡＮＤ Ｑｌの出力はＩＫなり、この出力がＰ
チャンネルトランジスタ（８）のゲートへ入力され、Ｐ
チャンネルトランジスタ（８）は非導通状態となり、抵
抗（９）と電源の接続が遮断されプルアップ抵抗無しの
状態となる。出力クツチ（３）に１を書き込むと２人力
ＮＡＮＤ Ｑｌ）の出力は０になり、この出力がＰチャ
ンネルトランジスタ（８）のゲートへ入力されＰチャン
ネルトランジスタ（８）は導通状態となり抵抗（９）と
電源が接続され、グルアッグ抵抗有りの状態となる。
なお、上記実施例では、プルアッグ抵抗につＩ／１て説
明したが、グルダウン抵抗でもよし）。
明したが、グルダウン抵抗でもよし）。
以上のように、この発明による入出力回路は。
方向レジスタと出力ラッチの出力で制御されるプルアッ
プ抵抗制御回路を設けることにより、出力ラッチをプル
アップ制御レジスタとして、有効活用できる効果がある
０
プ抵抗制御回路を設けることにより、出力ラッチをプル
アップ制御レジスタとして、有効活用できる効果がある
０
＠１図はこの発明の一実施例による入出力回路のブロッ
ク図。第２図は従来の入出力回路のブロック図である。 図において、（１）は入出力端子、（２）は入カッ（ツ
７ア、（３）は出力ラッチ、（４）は出力バッファ％（
５）は方向レジスタ、（６）はデータバス、（７）はプ
ルアップ制御回路、（８）はｒチャンネルＭｏ日トラン
ジスタ、（９）はｉ抗、ｃｗはインバータ、（６）は２
人力ＮＡＮＤであるＯ なお１図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 １Ｏう／ハーノ １１：２ＮＭｖ 手 続 補 正 書 （自発］ワ小 平よ ３年 ８月 ５８
ク図。第２図は従来の入出力回路のブロック図である。 図において、（１）は入出力端子、（２）は入カッ（ツ
７ア、（３）は出力ラッチ、（４）は出力バッファ％（
５）は方向レジスタ、（６）はデータバス、（７）はプ
ルアップ制御回路、（８）はｒチャンネルＭｏ日トラン
ジスタ、（９）はｉ抗、ｃｗはインバータ、（６）は２
人力ＮＡＮＤであるＯ なお１図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 １Ｏう／ハーノ １１：２ＮＭｖ 手 続 補 正 書 （自発］ワ小 平よ ３年 ８月 ５８
Claims (1)
- シングルチップマイクロコンピュータにおいて、出力ラ
ッチ書き込み信号により内部データバスからのデータを
保持する出力ラッチと、出力ラッチのデータを入出力端
子へ出力する出力バッファと、該出力バッファを動作状
態か非動作状態かを制御する方向レジスタと、前記入出
力端子のデータを内部データバスへ入力する入力バッフ
ァと、前記方向レジスタと出力ラッチの出力で、一方の
端子が入出力端子に接続された抵抗の他方の端子を電源
への接続を制御する制御回路を備えたことを特徴とする
入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274077A JPH04148386A (ja) | 1990-10-11 | 1990-10-11 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274077A JPH04148386A (ja) | 1990-10-11 | 1990-10-11 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148386A true JPH04148386A (ja) | 1992-05-21 |
Family
ID=17536657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274077A Pending JPH04148386A (ja) | 1990-10-11 | 1990-10-11 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148386A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
-
1990
- 1990-10-11 JP JP2274077A patent/JPH04148386A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
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