JPH04138533A - プロセッサの保守制御方式 - Google Patents
プロセッサの保守制御方式Info
- Publication number
- JPH04138533A JPH04138533A JP2261924A JP26192490A JPH04138533A JP H04138533 A JPH04138533 A JP H04138533A JP 2261924 A JP2261924 A JP 2261924A JP 26192490 A JP26192490 A JP 26192490A JP H04138533 A JPH04138533 A JP H04138533A
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- JP
- Japan
- Prior art keywords
- processor
- package
- cpu
- maintenance
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012423 maintenance Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファームウェアを搭載したシステムを制御する
プロセッサの保守制御方式に関する。
プロセッサの保守制御方式に関する。
従来、ファームウェアを搭載したシステムの制御用プロ
セッサとして単一のプロセッサ（ＣＰＵ）を備えており
、この単一のプロセッサにより周辺装置の制御及び自己
管理を行なっていた。
セッサとして単一のプロセッサ（ＣＰＵ）を備えており
、この単一のプロセッサにより周辺装置の制御及び自己
管理を行なっていた。
このプロセッサなどシステムに障害や問題が発生した場
合は、外部にデバッガ−を接続して保守作業を行ってい
た。
合は、外部にデバッガ−を接続して保守作業を行ってい
た。
上述した従来のプロセッサの保守制御方式では、システ
ム運用中に障害及び問題が発生した場合、外部にデバッ
ガ−を接続して保守作業を行うため、−時的にシステム
をダウンさせる必要が生じる。
ム運用中に障害及び問題が発生した場合、外部にデバッ
ガ−を接続して保守作業を行うため、−時的にシステム
をダウンさせる必要が生じる。
更に、現象を捕らえるためにはデバッガ−を停止してデ
ータ収集するため、プログラムの走行が停止し、リアル
タイムでしか発生しない現象を捕らえることが困難であ
るという欠点がある。
ータ収集するため、プログラムの走行が停止し、リアル
タイムでしか発生しない現象を捕らえることが困難であ
るという欠点がある。
本発明のプロセッサの保守制御方式は、ファームウェア
を搭載したシステムを制御するプロセッサの保守制御方
式において、前記プロセッサに、前記プロセッサのアド
レスバス、データバス及び制御線を外部とインタフェー
スする第１のインタフェース手段を備え、前記プロセッ
サの外部に、前記第１のインタフェース手段とインタフ
ェースする第２のインタフェース手段と、前記第１及び
第２のインタフェース手段を介して前記プロセッサのア
ドレスバス、データバス及び制御線とそれぞれインタフ
ェースする自身のアドレスバス、データバス及び制御線
とを有し前記プロセッサの保守動作を行う保守用プロセ
ッサを備えている。
を搭載したシステムを制御するプロセッサの保守制御方
式において、前記プロセッサに、前記プロセッサのアド
レスバス、データバス及び制御線を外部とインタフェー
スする第１のインタフェース手段を備え、前記プロセッ
サの外部に、前記第１のインタフェース手段とインタフ
ェースする第２のインタフェース手段と、前記第１及び
第２のインタフェース手段を介して前記プロセッサのア
ドレスバス、データバス及び制御線とそれぞれインタフ
ェースする自身のアドレスバス、データバス及び制御線
とを有し前記プロセッサの保守動作を行う保守用プロセ
ッサを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。主
制御用ＣＰＵ回路パッケージ１は、主制御用ＣＰＵ３．
主制御用ＲＯＭ５．主制御用ＲＡＭ６及び周辺回路２に
より通常の制御、動作を行う。デバッグＣＰＵ回路パッ
ケージ７は、主制御用ＣＰＵと同様機能の、デバッグ用
ＣＰＵ９、デバッグ用ＲＯＭｌ０．デバッグ用ＲＡＭ１
１及び主制御用バラゲージインタフェース回路８を備え
ており、更にデバッグガ−１２を接続することができる
。
制御用ＣＰＵ回路パッケージ１は、主制御用ＣＰＵ３．
主制御用ＲＯＭ５．主制御用ＲＡＭ６及び周辺回路２に
より通常の制御、動作を行う。デバッグＣＰＵ回路パッ
ケージ７は、主制御用ＣＰＵと同様機能の、デバッグ用
ＣＰＵ９、デバッグ用ＲＯＭｌ０．デバッグ用ＲＡＭ１
１及び主制御用バラゲージインタフェース回路８を備え
ており、更にデバッグガ−１２を接続することができる
。
主制御用ＣＰＵ回路パッケージ１とデバッグＣＰＵ回路
パッケージ７のそれぞれの制御線１３及びアドレス・デ
ータ・バス１４はそれぞれのデバッグＣＰＵパッケージ
インタフェース回路４と主制御用パッケージインタフェ
ース回路８を介して接続されている。
パッケージ７のそれぞれの制御線１３及びアドレス・デ
ータ・バス１４はそれぞれのデバッグＣＰＵパッケージ
インタフェース回路４と主制御用パッケージインタフェ
ース回路８を介して接続されている。
次に、デバッグＣＰＵ回路パッケージ７にデバッガ−１
２を接続し主制御用ＣＰＵ回路パッケージ１のデバッグ
を行うときの動作を説明する。
２を接続し主制御用ＣＰＵ回路パッケージ１のデバッグ
を行うときの動作を説明する。
このデバッグに必要な情報は、デバッグ用ＣＰＵ９より
、主制御用パッケージインタフェース回路８及びデバッ
グＣＰＵパッケージインタフェース回路４を経由して要
求を行う。この要求信号は、デバッグを目的としてあら
かじめ主制御用ＲＯＭ５に組み込まれたプログラムによ
り受信。
、主制御用パッケージインタフェース回路８及びデバッ
グＣＰＵパッケージインタフェース回路４を経由して要
求を行う。この要求信号は、デバッグを目的としてあら
かじめ主制御用ＲＯＭ５に組み込まれたプログラムによ
り受信。
解析され、必要な情報がデバッグＣＰＵパッケージイン
タフェース回路４及び主制御用パッケージインタフェー
ス回路８を経由してデバッグＣＰＵ回路パッケージ７に
送出される。この情報をデバッグ用ＣＰＵ９により解析
し、更にデバッガ−１２との連携によりデバッグを行う
ことができる。
タフェース回路４及び主制御用パッケージインタフェー
ス回路８を経由してデバッグＣＰＵ回路パッケージ７に
送出される。この情報をデバッグ用ＣＰＵ９により解析
し、更にデバッガ−１２との連携によりデバッグを行う
ことができる。
以上のように本発明は、デバッグ時に、デバッガ−１２
を接続するときも、デバッグＣＰＵ回路パッケージ７の
挿抜のみで済むため、主制御用ＣＰＵ３の走行を妨げる
ことなく、各種情報の収集を行なうことが可能である。
を接続するときも、デバッグＣＰＵ回路パッケージ７の
挿抜のみで済むため、主制御用ＣＰＵ３の走行を妨げる
ことなく、各種情報の収集を行なうことが可能である。
以上説明した様に本発明は、保守用プロセッサを搭載す
ることにより、本来の制御を妨げることなく、またリア
ルタイムにて保守すべき情報を収集できる効果がある。
ることにより、本来の制御を妨げることなく、またリア
ルタイムにて保守すべき情報を収集できる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・主制御用ＣＰＵ回路パッケージ、２・・・周辺
回路、３・・・主制御用ＣＰＵ、４・・・デバッグＣＰ
Ｕパッケージインタフェース回路、５・・・主制御用Ｒ
ＯＭ、６・・・主制御用ＲＡＭ、７・・・デバッグＣＰ
Ｕ回路パッケージ、８・・・主制御用パッケージインタ
フェース回路、９・・・デバッグ用ＣＰＵ、１ｏ・・・
デバッグ用ＲＯＭ、１１・・・デバッグ用ＲＡＭ、１２
・・・デバッガ−１１３・・・制御線、１４・・・アド
レス・データ・バス。
回路、３・・・主制御用ＣＰＵ、４・・・デバッグＣＰ
Ｕパッケージインタフェース回路、５・・・主制御用Ｒ
ＯＭ、６・・・主制御用ＲＡＭ、７・・・デバッグＣＰ
Ｕ回路パッケージ、８・・・主制御用パッケージインタ
フェース回路、９・・・デバッグ用ＣＰＵ、１ｏ・・・
デバッグ用ＲＯＭ、１１・・・デバッグ用ＲＡＭ、１２
・・・デバッガ−１１３・・・制御線、１４・・・アド
レス・データ・バス。
Claims (1)
- ファームウェアを搭載したシステムを制御するプロセ
ッサの保守制御方式において、前記プロセッサに、前記
プロセッサのアドレスバス、データバス及び制御線を外
部とインタフェースする第１のインタフェース手段を備
え、前記プロセッサの外部に、前記第１のインタフェー
ス手段とインタフェースする第２のインタフェース手段
と、前記第１及び第２のインタフェース手段を介して前
記プロセッサのアドレスバス、データバス及び制御線と
それぞれインタフェースする自身のアドレスバス、デー
タバス及び制御線とを有し前記プロセッサの保守動作を
行う保守用プロセッサを備えたことを特徴とするプロセ
ッサの保守制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261924A JPH04138533A (ja) | 1990-09-28 | 1990-09-28 | プロセッサの保守制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261924A JPH04138533A (ja) | 1990-09-28 | 1990-09-28 | プロセッサの保守制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138533A true JPH04138533A (ja) | 1992-05-13 |
Family
ID=17368614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261924A Pending JPH04138533A (ja) | 1990-09-28 | 1990-09-28 | プロセッサの保守制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138533A (ja) |
-
1990
- 1990-09-28 JP JP2261924A patent/JPH04138533A/ja active Pending
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