JPH04134793A

JPH04134793A - 不揮発性半導体記憶装置

Info

Publication number: JPH04134793A
Application number: JP2257903A
Authority: JP
Inventors: Nobuaki Otsuka; 伸朗大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1992-05-08
Anticipated expiration: 2010-12-06
Also published as: EP0477896A3; KR920006989A; KR950013395B1; US5289053A; EP0477896B1; JPH07114078B2; EP0477896A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特に高電位入力を使
用する不揮発性半導体記憶装置に関する。

（従来の技術）従来の不揮発性半導体記憶装置、例えばＥＦＲＯＭ（紫
外線消去型・再書き込み可能な読み出し専用メモリ）や
ＥＥＦＲＯＭ　（電気的消去・再書き込み可能な読み出
し専用メモリ）は、書込み用の高電位ＶＰＰの電源端子
（Ｖ　ｐｐ電源端子）を有しており、このＶＰＰ電源端
子を他の信号入力とマルチブクスして用いることがある
。

また、ＥＦＲＯＭへの書込みを行う際、アドレス端子の
一部（例えばアドレス信号Ａ９の入力端子）に対して三
値制御の高電位を印加して内部の高電位検知回路を動作
させ、デバイス特有のエレクトリック・シグネチャと呼
ばれるコードをＥＦＲＯＭ内部から読み出すように構成
されている。これに対応して、ＥＦＲＯＭライターは、
ＥＦＲＯＭからシグネチャ・コードを読み出して自動判
別し、そのデバイスへの書込み条件を間違うことなく自
動的に設定するように構成されている。

なお、上記三値制御の電位は、通常、接地電位Ｖｓｓと
、電源電位Ｖｃｃと、電源電位Ｖｃｃより十分高い高電
位ｖ）ｌとが用いられる。

第３図は、従来のＥＦＲＯＭにおけるｖｐｐ電源端子３
１に接続されている入力初段回路の一例を示しており、
Ｖｐｐ電源端子３１には、読み出しモード時には“Ｌ″
レベル　Ｖ　ｓｓ電位、ＯＶ）あるいは“Ｈルーベル（
Ｖ　ｃｃ電位、例えば５Ｖ）の制御信号（本例では、８
ビット読み出しと１６ビツト読み出しとを切り換えるた
めの制御信号ＢＹＴＥ）が入力し、プログラムモード時
にはｖＰＰ電圧が入力する。

上記入力初段回路において、３２はＰチャネルのＭＯＳ
（絶縁ゲート型）トランジスタＰ１、Ｐ２およびＮチャ
ネルのＭＯＳトランジスタＮ１、Ｎ２からなるＣＭＯ５
（相補性絶縁ゲート）構成の二人力のノア回路であり、
その後段に二段の増幅用インバータ３３．３４が接続さ
れている。上記二人力のノア回路３２の一方の入力とし
て、ＶＰＰ電圧と制御信号ＢＹＴＥとがマルチブクスさ
れた信号が前記Ｖｐｐ電源端子３１から入力し、他方の
入力としてチップイネーブル制御信号ＣＥ”が入力する
。

上記第３図の回路において、ＥＦＲＯＭの読み出しモー
ド時にＶｐｐ電源端子３１に“Ｌ”レベルあるいは“Ｈ
“レベルの制御信号ＢＹＴＥが入力する。この制御信号
ＢＹＴＥあるいはチップイネーブル制御信号ＣＥ”が“
Ｈ°レベルの時には、ＮチャネルトランジスタＮ１ある
いはＮ２がオン状態になり、ＰチャネルトランジスタＰ
１あるいはＰ２がオフ状態になり、二人力のノア回路３
２の出力は“Ｌ″レベルなる。また、制御信号ＢＹＴＥ
およびチップイネーブル制御信号ＣＥ”が共に“Ｌ″レ
ベル時には、ＰチャネルトランジスタＰ１およびＰ２が
共にオン状態になり、ＮチャネルトランジスタＮ１およ
びＮ２が共にオフ状態になり、二人力のノア回路３２の
出力は“Ｈ”レベルになる。

これに対して、ＥＦＲＯＭのプログラムモード時にＶＰ
Ｐ電源端子３１に書込み用の高電位ＶＰＰが入力すると
、ＰチャネルトランジスタＰ１がオフ状態になり、Ｎチ
ャネルトランジスタＮ１がオン状態になり、これらのＰ
チャネルトランジスタＰ１およびＮチャネルトランジス
タＮ１の各ドレイン（ノア回路３２の出力ノード）が接
地電位Ｖｓｓになる。このプログラムモード時の動作は
、チップイネーブル制御信号ＣＥ”の“Ｈ°レベル／“
Ｌ″レベル無関係に行われ、この時の二人力のノア回路
３２の出力は“Ｌ°レベルになる。

上記したような読み出しモード時の二人力のノア回路３
２の出力″Ｌ°レベルあるいは“Ｈ”レベル、プログラ
ムモード時の二人力のノア回路３２の出力“Ｌ°レベル
は、二段の増幅用インバータ３３．３４を経て内部信号
ＢＹＴＥ”となって内部回路に与えられる。

しかし、上記したようなプログラムモード時には、二人
力のノア回路３２のＰチャネルトランジスタＰ１および
ＮチャネルトランジスタＮ１の各ドレインが接地電位Ｖ
ｓｓになり、各ゲートに高電位ｖｐｐが入力しているの
で、それぞれのゲート絶縁膜には高電位ｖＰ、のストレ
スが印加されることになる。

同様に、図示しないが、ＥＦＲＯＭのエレクトリック・
シグネチャ読み出し用のアドレス端子に接続されている
入力初段回路についても、三値制御の高電位ｖＨが入力
するＭＯＳ）ランジスタのゲート絶縁膜に高電位のスト
レスが印加される。

上記した書込み用の高電位ＶＰＰおよび三値制御の高電
位ＶＨは、１Ｍビットや４ＭビットのＥＰＲＯＭでは、
各対応して１２．５Ｖおよび１２Ｖが用いられる。

一方、ＥＦＲＯＭの大容量（例えば１６Ｍビット）化に
伴い、素子の微細化が進んでくると、ゲート絶縁膜厚も
スケーリングされ、絶縁膜耐圧も下がってくる。この対
策として、外部的な電源しベルは変えずとも、外部から
電源入力をチップ内部で降圧し、内部素子への印加スト
レスを緩和するなどが行われる。

しかし、ＥＦＲＯＭを大容量化する場合でも、前記した
ような高電位ＶＰＰ、■ｏの値は、ユーザーからみてデ
バイスの互換性などを考慮すれば、スケーリングしない
ことが望ましい。特に、シグネチャ読み出し用の高電位
■、がデバイスによって異なると、ＥＦＲＯＭライター
での自動判別が不可能になるので、シグネチャ読み出し
用の高電位ＶＨの値は変更できない。従って、ＶＰＰ電
源端子やシグネチャ読み出し用のアドレス端子に接続さ
れている入力初段回路のトランジスタのゲートには、外
部から高電位Ｖ　ＰＰｓ　Ｖ　Ｈが直接に印加されるの
で、ＴＤＤＢ　（経時的なゲート絶縁膜破壊）などの信
頼性上の問題が生じる。

なお、テストモード時に、ＥＦＲＯＭのアドレス端子の
一部あるいは制御信号入力端子の一部に対して三値制御
の高電位を印加して内部の高電位検知回路を動作させる
ことにより、内部テスト回路を駆動させて内部回路の信
頼性などのテストを行うように構成する場合にも、テス
トモード指定用の端子に接続されている入力初段回路で
も上記したと同様の問題が生じる。

（発明が解決しようとする課題）上記したように、従来のＥＦＲＯＭは、書込み用の高電
位あるいは三値制御の高電位が印加される外部端子に接
続されている入力初段回路のＭＯＳ）ランジスタのゲー
トに外部から高電位が直接に印加されることにより、Ｔ
ＤＤＥなどの信頼性上の問題が生しる。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、書込み用の高電位あるいは三値制御の高電位
が印加される外部端子に接続されている入力初段回路の
ＭＯＳトランジスタのゲートに外部から高電位が直接に
印加されても、このトランジスタのゲート絶縁膜に印加
されるストレスを緩和し、ＴＤＤＢなどの信頼性上の問
題を回避でき、信頼性の高い不揮発性半導体記憶装置を
提供することにある。

［発明の構成コ（課題を解決するための手段）本発明は、書込み用の高電位あるいは三値制御の高電位
が印加される外部端子にそれぞれＭＯＳ）ランジスタの
ゲートが接続される入力初段回路を有する不揮発性半導
体記憶装置において、上記外部端子に接続され、外部入
力が高電位であるか否かを検知する高電位検知回路と、
この高電位検知回路の検知出力信号に応じて、上記入力
初段回路の基準電位端に印加される電位を接地レベルか
ら上記外部入力の高電位レベルまでの間の値に設定制御
する基準電位端制御回路を具備することを特徴とする。

（作　用）入力初段回路のＭＯＳ）ランジスタのゲートに外部から
高電位が直接に印加されても、高電位検知回路の検知出
力信号に応じて入力初段回路の基準電位端に印加される
電位が接地レベルから上記外部入力の高電位レベルまで
の間の値に設定されるようになる。これにより、上記ト
ランジスタのゲート絶縁膜に印加されるストレスが緩和
されるので、ＴＤＤＢなどの信頼性上の問題が回避され
、信頼性の高い不揮発性半導体記憶装置が得られるよう
になる。従って、従来の書込み用の高電位および三値制
御の高電位をスケーリングすることなく、素子の微細化
を図ることが可能になり、不揮発性半導体記憶装置の大
容量化が可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＥＦＲＯＭの入力初段回路を示しており、第
３図に示した従来のＥＦＲＯＭの入力初段回路と比べて
、ＶＰＰ電源端子３１の入力が高電位Ｖｐｐであるか否
かを検知する高電位検知回路１１と、この高電位検知回
路１１の検知出力信号に応じて、上記外部入力端子に接
続されている入力初段回路の基準電位端Ａ　（Ｎチャネ
ルトランジスタのソース）に印加される電位を接地レベ
ルから上記外部入力の高電位レベルまでの間の値に設定
制御する基準電位端制御回路１２と、二人力のノア回路
３２のＰチャネルトランジスタＰ２に並列に接続された
ＰチャネルのＭＯＳ）ランジスタＰ３とが付加され、イ
ンバータ３３に代えてＣＭＯ８構成の二人力のナンド回
路１３が用いられている点が異なり、その他は同じであ
るので第３図中と同じ符号を付している。

上記基準電位端制御回路１２として、本例では、電源の
種類を抑制するために、接地電位Ｖｓｓまたは電源電位
Ｖｅｃを出力するように構成されている。

即ち、上記基準電位端制御回路１２は、上記高電位検知
回路１１の検知出力端と入力初段回路の基準電位端Ａと
の間に二段接続されたＣＭＯ５構成のインバータ１４お
よび１５を有し、インバータ１４の出力が前記Ｐチャネ
ルトランジスタＰ３のゲートおよび前記二人力のナンド
回路１３の一方の入力端にそれぞれ入力し、このナンド
回路１３の他方の入力端には前記二人力のノア回路３２
の出力が入力している。上記ナンド回路１３およびイン
バータ１４．１５はＶＣＣ電源およびＶＳＳ電源が与え
られて動作する。

また、上記高電位検知回路１１は、例えば第２図に示す
ように、外部入力端子（本例ではＶＰＰ電源端子３１）
と接地電位ＶＳＳとの間にＰチャネルのＭＯＳトランジ
スタＰ５、Ｐ４およびＮチャネルのＭＯＳ）ランジスタ
Ｎ３が直列に接続され、上記ＰチャネルトランジスタＰ
５のソース・基板相互およびゲート・ドレイン相互が接
続され、ＰチャネルトランジスタＰ４およびＮチャネル
トランジスタＮ３の各ゲートに電源電位Ｖｃｃが与えら
れ、ＰチャネルトランジスタＰ４およびＮチャネルトラ
ンジスタＮ３のドレイン相互接続点から検知出力Ｖ　Ｐ
ＰＨＨが出力する。

ここで、上記高電位検知回路１１の動作を説明しておく
。ＶＰＰ電源端子３１のレベルが電源電位ＶＣＣ以下で
ある時には、ＰチャネルトランジスタＰ５およびＰ４が
オフ状態になり、ＮチャネルトランジスタＮ３はオン状
態であり、検知出力Ｖ　ＰＰＨＨは“Ｌ＃レベルになる
。これに対して、ＶＰＰ電源端子３１に電源電位Ｖｃｃ
より高い高電位（例えば９Ｖ以上）が入力している時に
は、ＰチャネルトランジスタＰ５がオン状態になり、こ
れによりＰチャネルトランジスタＰ４もオン状態になり
、検知出力Ｖ　ＰＰＨＨは“Ｈ”レベルになる。

次に、上記第１図の回路の動作を説明する。

ＥＦＲＯＭの読み出しモード時に、ＶＰＰ電源端子３１
に′Ｌ”レベルあるいは“Ｈ”レベルの制御信号ＢＹＴ
Ｅが入力すると、前記したように高電位検知回路１１の
検知出力Ｖ　ＰＰＨＨは°Ｌ°レベルになるので、この
時のインバータ１５の“Ｌ”レベル出力（Ｖ　ｓｓ電位
）が入力初段回路の基準電位端Ａに与えられる。ここで
、上記インバータ１５のＮチャネルトランジスタ（図示
せず）のサイズを十分大きくとっておけば、二人力のノ
ア回路３２のＮチャネルトランジスタＮ１およびＮ２の
各ソースは直接にＶＳＳ電位に接続されているのにほぼ
等しい。また、この時、インバータ１４の“Ｈ”レベル
出力がゲートに与えられるＰチャネルトランジスタＰ３
はオフ状態になり、上記インバータ１４の“Ｈ”レベル
出力が一方の入力端に与えられる二人力のナンド回路１
３は、二人力のノア回路３２の出力を入力とするインバ
ータと同じ動作をする。即ち、この時の第１図の回路の
動作は、第３図を参照して前述した従来の回路における
読み出しモード時の動作と同じである。

これに対して、ＥＦＲＯＭのプログラムモード時に、Ｖ
ＰＰ電源端子３１に書込み用の高電位ＶＰＰ（本例では
１２．５Ｖ）が入力すると、前記したように高電位検知
回路１１の検知出力Ｖ　ＰＰＨＨは“Ｈ“レベルになる
ので、この時のインバータ１５の“Ｈ°レベル出力（Ｖ
　ＣＣ電位）が入力初段回路の基準電位端Ａに与えられ
る。この時、二人力のノア回路３２のＰチャネルトラン
ジスタＰ１およびＮチャネルトランジスタＮ１の各ゲー
トには高電位ＶＰＰが与えられているので、上記Ｐチャ
ネルトランジスタＰ１がオフ状態、Ｎチャネルトランジ
スタＮ１がオン状態になり、これらのＰチャネルトラン
ジスタＰ１およびＮチャネルトランジスタＮ１の各ドレ
イン（ノア回路３２の出力ノード）も“Ｈ″　レベル（
Ｖ　ｅｃ電位）になる。このプログラムモード時の動作
は、チップイネーブル制御信号ＣＥ”の“Ｈ”レベル／
“Ｌ＃レベルに無関係に行われる。この時、インバータ
１４の“Ｌ”レベル出力が一方の入力端に与えられる二
人力のナンド回路１３の出力は“Ｈ”レベルになり、こ
のナンド回路１３の出力がインバータ３４により反転さ
れ、インバータの３４の出力信号ＢＹＴＥ”は“Ｌ°レ
ベル（従来の回路におけるプログラムモード時と同じ）
になる。

上記したようなプログラムモード時には、二人力のノア
回路３２のＰチャネルトランジスタＰ１およびＮチャネ
ルトランジスタＮ１の各ゲートに高電位ＶＰＰが入力し
ているが、オン状態のＮチャネルトランジスタＮ１のド
レイン、ソース、チャネル領域はそれぞれｖｃｃ電位に
なるので、このＮチャネルトランジスタＮ１のゲート絶
縁膜には、ｖｐｐ−ｖｃｃの電位（本例では１２．５Ｖ
−５Ｖ−７，５Ｖ）Ｌかストレスが印加されないことに
なる。また、この時、付加されているＰチャネルトラン
ジスタＰ３はインバータ１４の“Ｌ”レベル出力がゲー
トに与えられてオン状態になり、二人力のノア回路３２
のＰチャネルトランジスタＰ１のソースも“Ｈ°レベル
（Ｖ　ｃｃ電位）になる。しかも、このＰチャネルトラ
ンジスタＰ１はオフ状態であるが、このＰチャネルトラ
ンジスタＰ１のソース、ドレインはＶＣＣ電位になり、
そのゲート下はウェル領域の電位Ｖｃｃになっているの
で、そのゲート絶縁膜には、前記Ｎチャネルトランジス
タＮ１と同様に、ｖ　ｐｐ　−ｖ　ｃｃの電位（本例で
は１２．５Ｖ−５Ｖ−７，５Ｖ）Ｌかストレスが印加さ
れないことになる。

なお、上記実施例は、ＶＰＰ電源端子３１に接続されて
いる入力初段回路を例にとって説明したが、三値制御の
高電位（通常動作時には使用されない範囲の高電位）が
印加される外部端子（シグネチャ読み出し兼用のアドレ
ス端子、制御信号入力端子の一部、通常動作時には使用
されない専用端子など）に接続されている入力初段回路
に対しても上記実施例と同様に実施することが可能であ
る。

なお、本発明は、上記実施例のＥＦＲＯＭに限らず、Ｅ
ＥＦＲＯＭ、不揮発性記憶素子が混載された集積回路に
も適用することができる。

［発明の効果］上述したように本発明によれば、書込み用の高電位ある
いは三値制御の高電位が印加される外部端子に接続され
ている入力初段回路のトランジスタのゲートに外部から
高電位が直接に印加されても、このトランジスタのゲー
ト絶縁膜に印加されるストレスを緩和し、ＴＤＤＢなど
の信頼性上の問題を回避でき、信頼性の高い不揮発性半
導体記憶装置を実現することができる。

従って、従来の書込み用の高電位および三値制御の高電
位をスケーリングすることなく、素子の微細化を図るこ
とが可能になり、不揮発性半導体記憶装置の大容量化が
可能になる。

【図面の簡単な説明】第１図は本発明の一実施例に係るＥＦＲＯＭの一部を示
す回路図、ｍ２図は第１図中の高電位検知回路の一例を
示す回路図、第３図は従来のＥＦＲＯＭの一部を示す回
路図である。１１・・・高電位検知回路、１２・・・基準電位端制御
回路、１３・・・ナンド回路、１４．１５．３４・・・
インバータ、３１・・・ＶＰＰ電源端子、３２・・・ノ
ア回路、Ａ・・・入力初段回路の基準電位端、Ｐ１〜Ｐ
５・・・Ｐチャネルトランジスタ、Ｎ１〜Ｎ３・・・Ｎ
チャネルトランジスタ。出願人代理人　弁理士　鈴江武彦第図第図第図

Claims

【特許請求の範囲】

（１）書込み用の高電位あるいは三値制御の高電位が印
加される外部端子にそれぞれＭＯＳトランジスタのゲー
トが接続される入力初段回路を有する不揮発性半導体記
憶装置において、上記外部端子に接続され、外部入力が高電位であるか否
かを検知する高電位検知回路と、この高電位検知回路の
検知出力信号に応じて、上記入力初段回路の基準電位端
に印加される電位を接地レベルから上記外部入力の高電
位レベルまでの間の値に設定制御する基準電位端制御回
路を具備することを特徴とする不揮発性半導体記憶装置
。
（２）前記基準電位端制御回路は、入力初段回路の基準
電位端に印加される電位を接地電位または電源電位に設
定制御することを特徴とする請求項１記載の不揮発性半
導体記憶装置。