JPH04133032A - Tft panel - Google Patents

Tft panel

Info

Publication number
JPH04133032A
JPH04133032A JP2254746A JP25474690A JPH04133032A JP H04133032 A JPH04133032 A JP H04133032A JP 2254746 A JP2254746 A JP 2254746A JP 25474690 A JP25474690 A JP 25474690A JP H04133032 A JPH04133032 A JP H04133032A
Authority
JP
Japan
Prior art keywords
electrode
thin film
film transistor
insulating film
guard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2254746A
Other languages
Japanese (ja)
Inventor
Hisatoshi Mori
森 久敏
Shunichi Sato
俊一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2254746A priority Critical patent/JPH04133032A/en
Publication of JPH04133032A publication Critical patent/JPH04133032A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To prevent short circuit between the gate electrode of a thin film transistor and a drain electrode by forming a guard electrode on the outside of a scanning wiring so that it may be opposed to a drain electrode and forming the semiconductor layer of a thin film transistor at a part except a part corresponding to the guard electrode. CONSTITUTION:The guard electrode 33 for protecting a transistor is formed to project on the outside of the scanning wiring 22. Then, the tip of the guard electrode 33 is opposed to a guard electrode counter part 34 which is formed to project at one side edge part of the drain electrode 30. The semiconductor layer 28 of the thin film transistor 25 is formed only at the thin film transistor part opposed to the gate electrode 26 except the part corresponding to the guard electrode 33, and the guard electrode 33 is opposed to the guard electrode counter part 34 only through a gate insulating film 27. Thus, the breakdown of the gate insulating film caused by static electricity occurs in the guard electrode part earlier than in the thin film transistor, thereby protecting the thin film transistor.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTFTアクティブマトリックス型液晶表示素子
に用いられるTFTパネルに関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a TFT panel used in a TFT active matrix type liquid crystal display element.

〔従来の技術〕[Conventional technology]

TFTアクティブマトリックス型液晶表示素子に用いら
れるTFTパネルは、ガラス等からなる透明基板上に、
走査配線およびこの走査配線と直交するデータ配線と、
前記走査配線にゲート電極がつながり前記データ配線に
ドレイン電極がつながった薄膜トランジスタ(T P 
T)と、この薄膜トランジスタのソース電極に接続され
た画素電極とを形成した構成となっている。
TFT panels used in TFT active matrix liquid crystal display elements are made of glass or the like on a transparent substrate.
a scanning wiring and a data wiring perpendicular to the scanning wiring;
A thin film transistor (T P
T) and a pixel electrode connected to the source electrode of this thin film transistor.

第11図および第12図は従来のTFTパネルを示して
いる。なお、このTFTパネルは、薄膜トランジスタを
逆スタガー型としたものである。
FIGS. 11 and 12 show conventional TFT panels. Note that this TFT panel has thin film transistors of an inverted stagger type.

このTFTパネルは、ガラス等からなる透明基板1上に
、多数本の走査配線2と、この走査配線2と直交する多
数本のデータ配線3と、ITO等の透明導電膜からなる
多数の画素電極4と、各画素電極4を選択する多数の薄
膜トランジスタ5とを形成したもので、上記薄膜トラン
ジスタ5は1つの画素電極4に対してそれぞれ2個ずつ
設けられており、この両薄膜トランジスタ5,5は、走
査配線2に沿わせて配置されている。
This TFT panel has a transparent substrate 1 made of glass or the like, a large number of scanning lines 2, a large number of data lines 3 perpendicular to the scanning lines 2, and a large number of pixel electrodes made of a transparent conductive film such as ITO. 4 and a large number of thin film transistors 5 for selecting each pixel electrode 4, two thin film transistors 5 are provided for each pixel electrode 4, and both thin film transistors 5, 5 are formed. It is arranged along the scanning wiring 2.

上記両薄膜トランジスタ5.5はそれぞれ、前記走査配
線2にその外側に張出させて形成されたゲート電極6と
、このゲート電極6の上に形成されたゲート絶縁膜7と
、このゲート絶縁膜7の上に前記ゲート電極6と対向さ
せて形成された半導体層8と、この半導体層8の両側部
の上に形成されたソース電極9およびドレイン電極10
とからなっており、両薄膜トランジスタ5,5のソース
電極9には前記画素電極4が接続されている。また、両
薄膜トランジスタ5,5のドレイン電極10は共通電極
とされており、このドレイン電極10は前記データ配線
3につながっている。なお、11は半導体層8のチャン
ネル領域の上に形成されたブロッキング絶縁膜である。
Both of the thin film transistors 5.5 each include a gate electrode 6 formed on the scanning line 2 extending outward from the scanning line 2, a gate insulating film 7 formed on the gate electrode 6, and a gate insulating film 7 formed on the gate electrode 6. A semiconductor layer 8 is formed on top of the semiconductor layer 8 to face the gate electrode 6, and a source electrode 9 and a drain electrode 10 are formed on both sides of the semiconductor layer 8.
The pixel electrode 4 is connected to the source electrode 9 of both thin film transistors 5, 5. Further, the drain electrodes 10 of both thin film transistors 5, 5 are used as a common electrode, and this drain electrode 10 is connected to the data line 3. Note that 11 is a blocking insulating film formed on the channel region of the semiconductor layer 8.

また、上記ゲート絶縁膜7は、透明な5iN(窒化シリ
コン)で形成されており、このゲート絶縁膜膜7は、基
板1上のほぼ全面に形成されている。そして、走査配線
2はその端子部を除いてゲート絶縁膜膜7で覆われてお
り、データ配線3と画素電極4は上記ゲート絶縁膜膜7
の上に形成されている。
Further, the gate insulating film 7 is formed of transparent 5iN (silicon nitride), and this gate insulating film 7 is formed almost over the entire surface of the substrate 1. The scanning line 2 is covered with a gate insulating film 7 except for its terminal portion, and the data line 3 and the pixel electrode 4 are covered with the gate insulating film 7.
is formed on top of.

なお、前記走査配線2およびゲート電極6は、Cr  
(クロム)、Ta(タンタル)、Mo(モリブデン)等
の硬質金属で形成されている。また、両薄膜トランジス
タ5,5の半導体層8は、a−3t  (アモルファス
シリコン)で形成されており、ソース電極9はn”−a
−Si(n型不純物をドープしたアモルファスシリコン
)からなるn型半導体で形成されている。またドレイン
電極10は、ソース電極9と同じn”−a−5iからな
るn型半導体層10aを半導体層8に接する下層電極と
し、その上にデータ配線3につながる金属電極10bを
形成した二層電極とされており、金属電極10およびデ
ータ配線3は、前記n型半導体層10aとのオーミック
コンタクト性がよいCr等の金属で形成されている。
Note that the scanning wiring 2 and the gate electrode 6 are made of Cr.
It is made of hard metal such as (chromium), Ta (tantalum), Mo (molybdenum), etc. Further, the semiconductor layer 8 of both thin film transistors 5, 5 is made of a-3t (amorphous silicon), and the source electrode 9 is made of n''-a
-Si (amorphous silicon doped with n-type impurities) is an n-type semiconductor. The drain electrode 10 is a two-layer structure in which an n-type semiconductor layer 10a made of the same n''-a-5i material as the source electrode 9 is used as a lower electrode in contact with the semiconductor layer 8, and a metal electrode 10b connected to the data wiring 3 is formed on top of the n-type semiconductor layer 10a. The metal electrode 10 and the data wiring 3 are made of a metal such as Cr that has good ohmic contact with the n-type semiconductor layer 10a.

そして、TFTアクティブマトリックス液晶表示素子は
、上記TFTパネルと、対向電極を形成した透明基板と
を枠状のシール材を介して接着し、その間に液晶を封入
して組立てられている。
The TFT active matrix liquid crystal display element is assembled by bonding the TFT panel and a transparent substrate on which a counter electrode is formed via a frame-shaped sealing material, and sealing liquid crystal therebetween.

ところで、上記TFTパネルにおいては、走査配線2と
データ配線3とがその交差対向部において短絡すると、
短絡した走査配線2およびデータ配線3につながってい
る全ての薄膜トランジスタ5が動作不能となり、この各
薄膜トランジスタ5により選択される画素電極4に電圧
を印加できなくなって、液晶表示素子に表示欠陥が発生
する。
By the way, in the above TFT panel, if the scanning line 2 and the data line 3 are short-circuited at their crossing opposing parts,
All the thin film transistors 5 connected to the short-circuited scanning line 2 and data line 3 become inoperable, and voltage cannot be applied to the pixel electrode 4 selected by each thin film transistor 5, resulting in a display defect in the liquid crystal display element. .

このため、上記TFTパネルでは、第11図に示したよ
うに、ゲート絶縁膜7の上に、走査配線2とデータ配線
3との交差対向部にそれぞれ位置させて補助絶縁膜12
を形成し、走査配線2とデータ配線3との間を、ゲート
絶縁膜7と上記補助絶縁膜12とによって確実に絶縁し
ている。なお、上記補助絶縁膜12は、薄膜トランジス
タ5のブロッキング絶縁膜11と同じ絶縁膜、例えばS
iN膜で形成されている。
For this reason, in the above TFT panel, as shown in FIG.
The gate insulating film 7 and the auxiliary insulating film 12 reliably insulate the scanning line 2 and data line 3 from each other. Note that the auxiliary insulating film 12 is the same insulating film as the blocking insulating film 11 of the thin film transistor 5, for example, S
It is formed of an iN film.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、上記従来のTFTパネルは、薄膜トラン
ジスタ5部分において走査配線2とデータ配線3とが短
絡してしまうという問題をもっている。
However, the conventional TFT panel described above has a problem in that the scanning line 2 and the data line 3 are short-circuited at the thin film transistor 5 portion.

これは、主に静電気の影響によるもので、TFTパネル
の取扱い中に、データ配線3または走査配線2の端子部
に静電気を帯びた帯電物(人の指等)が触れると、薄膜
トランジスタ5のゲート電極6とドレイン電極10との
間に大きな電位差が生じ、この部分のゲート絶縁膜7に
絶縁破壊が発生して、ゲート電極6とドレイン電極10
とが短絡してしまう。なお、この静電破壊によるゲート
電極6とドレイン電極10との短絡は、はとんどの場合
、2個の薄膜トランジスタ5,5のうち、データ配線3
に近い側のトランジスタに発生している。そして、この
ように薄膜トランジスタ5に短絡が発生すると、この薄
膜トランジスタ5部分において走査配線2とデータ配線
3とか短絡してしまう。
This is mainly due to the effect of static electricity, and if a charged object (such as a human finger) with static electricity touches the terminal part of the data wiring 3 or scanning wiring 2 while handling the TFT panel, the gate of the thin film transistor 5 A large potential difference occurs between the electrode 6 and the drain electrode 10, and dielectric breakdown occurs in the gate insulating film 7 at this portion, causing the gate electrode 6 and the drain electrode 10 to
There will be a short circuit. Note that this short circuit between the gate electrode 6 and the drain electrode 10 due to electrostatic discharge is most likely caused by the data wiring 3 of the two thin film transistors 5, 5.
This occurs in the transistor closer to the . If a short circuit occurs in the thin film transistor 5 in this way, the scanning line 2 and the data line 3 will be shorted at the thin film transistor 5 portion.

このため、従来のTFTパネルでは、2個の薄膜トラン
ジスタ5.5のうち、短絡を生した薄膜トランジスタ5
のゲート電極6を第15図に二点鎖線で示した切断線a
に沿って切断して、この薄膜トランジスタ5を走査配線
2から切離し、走査配線2とデータ配線3との短絡を解
消している。
For this reason, in the conventional TFT panel, out of the two thin film transistors 5.5, the short-circuited thin film transistor 5.
The gate electrode 6 is cut along the cutting line a shown by the two-dot chain line in FIG.
The thin film transistor 5 is separated from the scanning line 2 by cutting along the line 2, and the short circuit between the scanning line 2 and the data line 3 is eliminated.

なお、上記薄膜トランジスタ5の短絡は、液晶表示素子
を組立てた後の表示試験において表示欠陥が生した画素
列の各薄膜トランジスタを顕微鏡により1つ1つ目視検
査することによってチエツクされており、またゲート電
極6の切断はレーザによって行なわれている。
Note that short circuits in the thin film transistor 5 are checked by visually inspecting each thin film transistor in the pixel column in which a display defect occurred one by one using a microscope in a display test after assembling the liquid crystal display element. The cutting at 6 is performed by a laser.

[、かじ、このように薄膜トランジスタ5に短絡が生じ
ることは、この薄膜トランジスタが無駄になってしまう
If a short circuit occurs in the thin film transistor 5 in this way, this thin film transistor will be wasted.

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、静電気から薄膜トラ
ンジスタを保護して、薄膜トランジスタのゲート電極と
ドレイン電極との間の短絡を確実に防ぐことができるT
FTパネルを提供することにある。
The present invention was made in view of the above-mentioned circumstances, and its purpose is to protect a thin film transistor from static electricity and reliably prevent a short circuit between the gate electrode and drain electrode of the thin film transistor. T that can be done
Our goal is to provide FT panels.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、基板上に、走査配線およびこの走査配線と直
交するデータ配線と、前記走査配線にゲート電極がつな
がり前記データ配線にドレイン電極がつながった薄膜ト
ランジスタと、この薄膜トランジスタのソース電極に接
続された画素電極とを形成したTFTパネルにおいて、
前記薄膜トランジスタのドレイン電極を前記データ配線
の外側に張出させて形成し、前記薄膜トランジスタのゲ
ート電極を前記ドレイン電極の一部に対向させて形成す
るとともに、前記薄膜トランジスタの少なくとも一側に
、前記走査配線または前記ドレイン電極の外側に張出形
成されたトランジスタ保護用ガード電極を設け、このガ
ード電極を、前記薄膜トランジスタのゲート絶縁膜を介
して前記トレイン電極または走査配線に対向させ、かつ
、前記薄膜トランジスタの半導体層を、前記ガード電極
にり・1応する部分を除いて形成したことを特徴とする
ものである。
The present invention provides, on a substrate, a scanning wiring, a data wiring perpendicular to the scanning wiring, a thin film transistor having a gate electrode connected to the scanning wiring and a drain electrode connected to the data wiring, and a thin film transistor connected to the source electrode of the thin film transistor. In a TFT panel formed with a pixel electrode,
A drain electrode of the thin film transistor is formed to extend outside the data wiring, a gate electrode of the thin film transistor is formed to face a part of the drain electrode, and the scanning wiring is formed on at least one side of the thin film transistor. Alternatively, a guard electrode for protecting the transistor is provided extending outside the drain electrode, and the guard electrode is opposed to the train electrode or the scanning wiring via the gate insulating film of the thin film transistor, and the semiconductor of the thin film transistor is The present invention is characterized in that the layer is formed except for a portion corresponding to the guard electrode.

〔作用〕[Effect]

すなわち、本発明は、薄膜トランジスタの少なくとも一
側に、走査配線またはドレイン電極の外側に張出形成さ
れたガード電極を設け、このガード電極を薄膜トランジ
スタのゲート絶縁膜を介して前記ドレイン電極または前
記走査配線に対向させておくことによって、静電気から
薄膜トランジスタを保護するようにしたもので、薄膜ト
ランジスタの半導体層を、上記のように前記ゲート電極
に対応する部分を除いて形成しておけば、薄膜トランジ
スタ部分ては、ゲート電極とドレイン電極との間に、ゲ
ート絶縁膜と半導体層とが介在しているのに対し、前記
ガード電極とこのガード電極を対向させたドレイン電極
または走査配線との間には、ゲート絶縁膜だけが介在し
ているだけで半導体層はないため、ガード電極とこれと
対向するドレイン電極または走査配線との間の絶縁破壊
耐圧は薄膜トランジスタ部分のゲート電極とドレイン電
極との間の絶縁破壊耐圧より弱く、したがって、静電気
によるゲート絶縁膜の絶縁破壊は、薄膜トランジスタ部
分よりも先にガード電極部分に発生する。そして、この
ガード電極部分においてゲート絶縁膜が絶縁破壊すると
、この部分で走査配線とドレイン電極とが短絡して、こ
の短絡箇所を静電気が流れるため、薄膜トランジスタ部
分にはゲート絶縁膜に絶縁破壊を起させるような静電気
は作用しないため、薄膜トランジスタのゲート電極とド
レイン電極との間の短絡を確実に防ぐことができる。ま
た、上記のようにガード電極部分てゲート絶縁膜が絶縁
破壊して走査配線とドレイン電極とが短絡すると、ドレ
イン電極がつながっているデータ配線と走査配線とが短
絡するが、このデータ配線と走査配線との短絡は、ガー
ド電極を切断することで解消することができる。
That is, in the present invention, a guard electrode is provided on at least one side of a thin film transistor and is formed to protrude outside the scanning wiring or the drain electrode, and this guard electrode is connected to the drain electrode or the scanning wiring through the gate insulating film of the thin film transistor. The thin film transistor is protected from static electricity by facing the gate electrode.If the semiconductor layer of the thin film transistor is formed excluding the part corresponding to the gate electrode as described above, the thin film transistor part will be protected from static electricity. , a gate insulating film and a semiconductor layer are interposed between the gate electrode and the drain electrode, whereas a gate insulating film and a semiconductor layer are interposed between the guard electrode and the drain electrode or scanning wiring that faces the guard electrode. Since there is only an insulating film and no semiconductor layer, the dielectric breakdown voltage between the guard electrode and the opposing drain electrode or scanning wiring is equal to the dielectric breakdown voltage between the gate electrode and drain electrode of the thin film transistor part. This is lower than the withstand voltage, and therefore dielectric breakdown of the gate insulating film due to static electricity occurs in the guard electrode portion before the thin film transistor portion. When the gate insulating film breaks down at this guard electrode part, the scanning line and the drain electrode are short-circuited at this part, and static electricity flows through this short-circuited part, causing dielectric breakdown in the gate insulating film at the thin-film transistor part. Since static electricity that would otherwise cause the thin film transistor to be damaged does not act, it is possible to reliably prevent a short circuit between the gate electrode and the drain electrode of the thin film transistor. Furthermore, if the gate insulating film breaks down at the guard electrode portion and shorts between the scanning wiring and the drain electrode as described above, the data wiring and the scanning wiring to which the drain electrode is connected will be shorted. A short circuit with the wiring can be eliminated by cutting the guard electrode.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を第1図〜第10図を参
照して説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 to 10.

第1図はTFTパネルの一部分の平面図、第2図および
第3図は第1図のA−A線およびB−B線に沿う拡大断
面図である。なお、この実施例のTFTパネルは、薄膜
トランジスタを逆スタガー型としたものである。
FIG. 1 is a plan view of a portion of the TFT panel, and FIGS. 2 and 3 are enlarged sectional views taken along lines AA and BB in FIG. 1. Note that the TFT panel of this example has thin film transistors of an inverted stagger type.

このTFTパネルは、ガラス等からなる透明基板21上
に、多数本の走査配線22と、この走査配線22と直交
する多数本のデータ配線23と、ITO等の透明導電膜
からなる多数の画素電極24と、各画素電極24を選択
する多数の薄膜トランジスタ25とを形成したもので、
上記薄膜トランジスタ25は1つの画素電極24に対し
てそれぞれ1個ずつ設けられている。
This TFT panel has many scanning lines 22, many data lines 23 perpendicular to the scanning lines 22, and many pixel electrodes made of a transparent conductive film such as ITO on a transparent substrate 21 made of glass or the like. 24 and a large number of thin film transistors 25 for selecting each pixel electrode 24,
One thin film transistor 25 is provided for each pixel electrode 24.

上記薄膜トランジスタ25はそれぞれ、前記走査配線2
2にその外側に張出させて形成されたゲート電極26と
、このゲート電極26の上に形成されたゲート絶縁膜2
7と、このゲート絶縁膜27の上に前記ゲート電極26
と対向させて形成された半導体層28と、この半導体層
28の両側部の上に形成されたソース電極29およびド
レイン電極30とからなっており、前記ソース電極29
には前記画素電極24が接続されている。
Each of the thin film transistors 25 is connected to the scanning wiring 2.
2, a gate electrode 26 extending outward from the gate electrode 26, and a gate insulating film 2 formed on the gate electrode 26.
7 and the gate electrode 26 on this gate insulating film 27.
The semiconductor layer 28 is formed to face the semiconductor layer 28, and the source electrode 29 and the drain electrode 30 are formed on both sides of the semiconductor layer 28.
The pixel electrode 24 is connected to the pixel electrode 24 .

また、ドレイン電極30は、データ配線23の外側に、
走査配線22と平行に張出させて形成されており、薄膜
トランジスタ25は、そのゲート電極26と半導体層2
8とを前記ドレイン電極30の中央部に対向させて形成
することによって、ドレイン電極30の中央部に形成さ
れている。なお、31は半導体層28のチャンネル領域
の上に形成されたSiNからなるブロッキング絶縁膜で
ある。
Further, the drain electrode 30 is located outside the data wiring 23.
The thin film transistor 25 is formed to extend parallel to the scanning line 22, and the thin film transistor 25 has a gate electrode 26 and a semiconductor layer 2.
8 are formed at the center of the drain electrode 30 by forming them opposite to the center of the drain electrode 30. Note that 31 is a blocking insulating film made of SiN formed on the channel region of the semiconductor layer 28.

また、薄膜トランジスタ25の半導体層28はa−3t
で形成されており、ソース電極29はn”−a−Siか
らなるn型半導体で形成されている。さらに、ドレイン
電極30のゲート電極26と対向する部分は、ソース電
極29と同じn”−a−3tからなるn型半導体層30
aを半導体層28と接する下層電極とし、その上にデー
タ配線23につながる金属電極30aを形成した二層電
極とされており、ドレイン電極30の他の部分は、前記
金属電極30bのみの単層電極とされている。なお、こ
の金属電極30aとデータ配線23は、前記n型半導体
層30aとのオーミ・ンクコンタクト性がよいCr等の
金属で形成されている。
Further, the semiconductor layer 28 of the thin film transistor 25 is a-3t
The source electrode 29 is made of an n-type semiconductor made of n''-a-Si.Furthermore, the portion of the drain electrode 30 facing the gate electrode 26 is made of the same n''-a-Si as the source electrode 29. n-type semiconductor layer 30 made of a-3t
It is a two-layer electrode in which a is a lower layer electrode in contact with the semiconductor layer 28, and a metal electrode 30a connected to the data wiring 23 is formed thereon, and the other part of the drain electrode 30 is a single layer of only the metal electrode 30b. It is considered an electrode. The metal electrode 30a and the data wiring 23 are made of a metal such as Cr that has good ohmic contact with the n-type semiconductor layer 30a.

また、上記ゲート絶縁膜27は、透明なSiNで形成さ
れており、このゲート絶縁膜膜27は、基板21上のほ
ぼ全面に形成されている。そして、走査配線22はその
端子部を除いてゲート絶縁膜膜27で覆われており、デ
ータ配線23と画素電極24は上記ゲート絶縁膜膜27
の上に形成されている。また、上記ゲート絶縁膜27の
上には、走査配線22とデータ配線23との交差対向部
にそれぞれ位置させて補助絶縁膜32が形成されており
、走査配線22とデータ配線23との間は、ゲート絶縁
膜27と上記補助絶縁膜32とによって絶縁されている
。なお、上記補助絶縁膜32は、薄膜トランジスタ25
のブロッキング絶縁膜31と同じ絶縁膜(SiN)で形
成されている。
Further, the gate insulating film 27 is made of transparent SiN, and the gate insulating film 27 is formed on almost the entire surface of the substrate 21. The scanning line 22 is covered with a gate insulating film 27 except for its terminal portion, and the data line 23 and the pixel electrode 24 are covered with the gate insulating film 27.
is formed on top of. Further, on the gate insulating film 27, auxiliary insulating films 32 are formed to be located at the crossing and opposing parts of the scanning wiring 22 and the data wiring 23, and between the scanning wiring 22 and the data wiring 23, , are insulated by the gate insulating film 27 and the auxiliary insulating film 32. Note that the auxiliary insulating film 32 is the thin film transistor 25
The blocking insulating film 31 is made of the same insulating film (SiN).

また、33は、上記薄膜トランジスタ25をはさんでそ
の両側に設けられた一対のトランジスタ保護用ガード電
極であり、この両ガード電極33は、走査配線22の外
側に張出形成されている。
Reference numeral 33 denotes a pair of transistor protection guard electrodes provided on both sides of the thin film transistor 25, and both guard electrodes 33 are formed to extend outside the scanning line 22.

このガード電極33は、ゲート電極26の幅より十分小
さい幅に形成されている。そして、一方のガード電極3
3は、データ配線23から走査配線22と平行に張出形
成されているドレイン電極30の基端側、つまり、ゲー
ト電極26とデータ配線23との間の領域の一部に対応
させて形成され、他方のガード電極33は前記ドレイン
電極30の先端部に対応させて形成されており、この両
ガード電極33の先端部は、前記ドレイン電極30の一
側縁部に張出形成したガード電極対向部34に対向して
いる。このガード電極対向部34は、ドレイン電極30
のゲート電極対向以外の部分と同様に、金属電極30b
のみの単層電極とされている。また、前記薄膜トランジ
スタ25の半導体層28は、前記ガード電極33に対応
する部分を除いて、ゲート電極26と対向する薄膜トラ
ンジスタ部分にだけ形成されており、したがって前記ガ
ード電極33は、ゲート絶縁膜27だけを介してドレイ
ン電極30のガード電極対向部34に対向している。
This guard electrode 33 is formed to have a width sufficiently smaller than the width of the gate electrode 26. Then, one guard electrode 3
3 is formed corresponding to the base end side of the drain electrode 30 extending from the data line 23 in parallel with the scanning line 22, that is, corresponding to a part of the area between the gate electrode 26 and the data line 23. , the other guard electrode 33 is formed to correspond to the tip of the drain electrode 30, and the tips of both guard electrodes 33 are opposite to the guard electrode formed overhanging one side edge of the drain electrode 30. It faces the section 34. This guard electrode opposing portion 34 is connected to the drain electrode 30
Similarly to the portion other than the portion facing the gate electrode, the metal electrode 30b
It is said to be a single-layer electrode. Further, the semiconductor layer 28 of the thin film transistor 25 is formed only in the thin film transistor portion facing the gate electrode 26, except for the portion corresponding to the guard electrode 33. Therefore, the guard electrode 33 is formed only in the gate insulating film 27. The guard electrode facing portion 34 of the drain electrode 30 is opposed to the guard electrode facing portion 34 of the drain electrode 30 via.

また、上記走査配線22およびゲート電極26とガード
電極33は同じ金属膜からなっており、これら配線およ
び電極22,26.33は、AfiにTiを含有させた
Ti含有Agからなる低融点金属で形成されている。こ
のように上記配線および電極22,26.33を低融点
金属で形成しているのは、ガード電極33部分で走査配
線22とドレイン電極30とが短絡した場合のガード電
極33の切断を容易にするためである。また、上記低融
点金属としてTi含有Agを用いているのは、上記配線
および電極22,26.33を形成した後に成膜される
ゲート絶縁膜27に欠陥を発生させないためである。
Further, the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are made of the same metal film, and these wirings and electrodes 22, 26.33 are made of a low melting point metal made of Ti-containing Ag, which is made by adding Ti to Afi. It is formed. The reason why the wiring and the electrodes 22, 26, 33 are made of a low melting point metal is that the guard electrode 33 can be easily cut when the scanning wiring 22 and the drain electrode 30 are short-circuited at the guard electrode 33 portion. This is to do so. Furthermore, the reason why Ti-containing Ag is used as the low melting point metal is to prevent defects from occurring in the gate insulating film 27 that is formed after the wiring and electrodes 22, 26, 33 are formed.

すなわち、低融点金属としては、A、Qが一般に知られ
ているが、このAI (純A11)は、導電性に優れか
つ融点も低い反面、このAllの膜を数百度で熱処理す
ると、その膜面が荒れてヒロックと呼ばれる突起が発生
するため、上記配線および電極22,26.33をAl
lで形成したのでは、次にゲート絶縁膜27を成膜する
際に、上記配線および電極22.26.33の表面にヒ
ロックと呼ばれる突起が発生して、このヒロックの影響
でゲート絶縁膜27に欠陥が発生してしまう。しかし、
この実施例のように、上記配線および電極22゜26.
33をTi金含Aj7で形成しておけば、ゲート絶縁膜
27の成膜時に、上記配線および電極22.26.33
の表面にヒロックが発生することはなく、シたがって、
上記ヒロックによるゲート絶縁膜27の欠陥発生をなく
すことができる。
In other words, A and Q are generally known as low melting point metals, but while this AI (pure A11) has excellent conductivity and a low melting point, when a film of this Al is heat-treated at several hundred degrees, the film Because the surface becomes rough and protrusions called hillocks occur, the wiring and electrodes 22, 26, 33 are made of aluminum.
1, when the gate insulating film 27 is formed next, protrusions called hillocks will occur on the surfaces of the wirings and electrodes 22, 26, 33, and the gate insulating film 27 will be formed due to the influence of these hillocks. defects will occur. but,
As in this embodiment, the wiring and electrodes 22°, 26.
33 is made of Ti-gold-containing Aj7, the wiring and electrodes 22, 26, 33 can be formed at the time of forming the gate insulating film 27.
Hillocks do not form on the surface of the
The occurrence of defects in the gate insulating film 27 due to the hillocks can be eliminated.

上記TFTパネルは、次のような製造方法で製造するこ
とができる。
The above TFT panel can be manufactured by the following manufacturing method.

第4図〜第9図は上記TFTパネルの製造工程図であり
、各図において、(a)は第1図のA−A線位置の断面
を示し、(b)は第1図のB−B線位置の断面を示して
いる。
4 to 9 are manufacturing process diagrams of the above TFT panel. In each figure, (a) shows a cross section taken along line A-A in FIG. 1, and (b) shows a cross-section taken along line B-- A cross section taken along line B is shown.

[工程1] まず、第4図に示すように、基板21上に、TI含有1
からなる走査配線22およびゲート電極26とガード電
極33を形成する。これら配線および電極22,26.
33は、基板21上にTj含有All膜を蒸着装置また
はスパッタ装置により成膜し、このTi金含A、Q膜を
フォトエツチング法によりバターニングして形成する。
[Step 1] First, as shown in FIG. 4, a TI-containing 1
A scanning wiring 22, a gate electrode 26, and a guard electrode 33 are formed. These wirings and electrodes 22, 26.
33 is formed by forming a Tj-containing All film on the substrate 21 using an evaporation device or a sputtering device, and patterning this Ti gold-containing A, Q film by a photoetching method.

なお、上記Ti金含AI!膜の成膜温度は100〜20
0℃である。
In addition, the above-mentioned Ti gold-containing AI! The film formation temperature is 100-20
It is 0°C.

[工程2] 次に、第5図に示すように、基板21上に、そのほぼ全
面にわたって、SINからなるゲート絶縁膜27と、a
−Stからなる半導体層28とをプラズマCVD装置に
より連続して成膜し、さらに半導体層28の上にブロッ
キング絶縁膜31を形成する。このブロッキング絶縁膜
31は、ゲート絶縁膜27および半導体層28の成膜に
続いてSIN膜をプラズマCVD装置により成膜し、こ
のSIN膜をフォトエツチング法によりバターニングし
て形成する。なお、第1図に示した補助絶縁膜32は、
上記ブロッキング絶縁膜31の形成時に、このブロッキ
ング絶縁膜31と同時に形成する。
[Step 2] Next, as shown in FIG. 5, a gate insulating film 27 made of SIN and a
A semiconductor layer 28 made of -St is successively formed using a plasma CVD apparatus, and a blocking insulating film 31 is further formed on the semiconductor layer 28. This blocking insulating film 31 is formed by forming an SIN film using a plasma CVD apparatus following the formation of the gate insulating film 27 and the semiconductor layer 28, and patterning this SIN film using a photoetching method. Note that the auxiliary insulating film 32 shown in FIG.
This blocking insulating film 31 is formed simultaneously with the formation of the blocking insulating film 31 described above.

この場合、上記走査配線22およびゲート電極26とガ
ード電極33であるTi含有Al膜のTi含有量を、ゲ
ート絶縁膜27と半導体層28およびブロッキング絶縁
膜31の成膜温度に応じて、ある含有量以上にしておけ
ば、上記ゲート絶縁膜27と半導体層28およびブロッ
キング絶縁膜31の成膜時に、T1含有Aj7からなる
走査配線22およびゲート電極26とガード電極33の
表面が荒れてヒロックを発生することはない。
In this case, the Ti content of the Ti-containing Al film that is the scanning wiring 22, the gate electrode 26, and the guard electrode 33 is adjusted to a certain level depending on the film formation temperature of the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31. If the amount is exceeded, the surfaces of the scanning wiring 22, the gate electrode 26, and the guard electrode 33 made of T1-containing Aj7 will be roughened and hillocks will occur during the formation of the gate insulating film 27, semiconductor layer 28, and blocking insulating film 31. There's nothing to do.

すなわち、第10図は、T1含有A11膜のTi含有量
と、このTi含有Al膜にヒロックが発生する熱処理温
度との関係を示しており、例えばTi含有量が2.2w
t%のT1含有AI!膜は、270℃以下の熱処理では
ヒロックは発生せず、この温度を越える温度で熱処理し
たときにヒロックが発生する。また、Ti含有量が4.
2wt%のTi含有Al膜は、370℃以下の熱処理で
はヒロックは発生せず、この温度を越える温度で熱処理
したときにヒロックが発生する。なお、O 第1+図において、斜線を施した範囲は、ヒロック有り
ともヒロック無しとも確定し難い不確定範囲を示してい
る。このように、Ti含有Ag膜の熱処理後のヒロック
の有無は、Tf含有Ajll膜のTi含有量と、その熱
処理温度(ゲート絶縁膜27と半導体層28およびブロ
ッキング絶縁膜31の成膜温度)とによって決まる。
That is, FIG. 10 shows the relationship between the Ti content of the T1-containing A11 film and the heat treatment temperature at which hillocks occur in this Ti-containing Al film. For example, when the Ti content is 2.2w,
t% of T1-containing AI! Hillocks do not occur in the film when heat-treated at temperatures below 270° C., but hillocks occur when heat-treated at temperatures exceeding this temperature. Moreover, the Ti content is 4.
In an Al film containing 2 wt% Ti, hillocks do not occur when heat treated at temperatures below 370° C., but hillocks occur when heat treated at temperatures exceeding this temperature. Note that in Figure 1+, the shaded area indicates an uncertain range in which it is difficult to determine whether there is a hillock or not. In this way, the presence or absence of hillocks after heat treatment of a Ti-containing Ag film depends on the Ti content of the Tf-containing Ag film and the heat treatment temperature (the deposition temperature of the gate insulating film 27, semiconductor layer 28, and blocking insulating film 31). Determined by

一方、ゲート絶縁膜27と半導体層28およびブロッキ
ング絶縁膜31をプラズマCVD装置により成膜する際
の成膜温度について説明すると、半導体層28は、約2
50℃の成膜温度で、RF放電のパワー密度を40〜5
0°mW/cm’に制御して成膜する。このような成膜
温度で半導体層28を成膜しているのは、薄膜トランジ
スタの半導体層として用いられる水素化a−8i(a−
81+H)は、高温で成膜すると、その水素量が減少し
て半導体特性が悪くなるためである。
On the other hand, to explain the film forming temperature when forming the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31 using a plasma CVD apparatus, the semiconductor layer 28 has a temperature of about 2
At a film formation temperature of 50°C, the power density of RF discharge is 40~5.
The film is formed under control at 0°mW/cm'. The reason for forming the semiconductor layer 28 at such a film forming temperature is hydrogenated a-8i (a-
81+H) is because when the film is formed at a high temperature, the amount of hydrogen decreases and the semiconductor characteristics deteriorate.

また、ゲート絶縁膜27となるSiN膜は、250℃〜
370℃の範囲の成膜温度で成膜する。
Further, the SiN film that becomes the gate insulating film 27 is heated at a temperature of 250° C.
The film is formed at a film forming temperature in the range of 370°C.

ただし、上記温度範囲のうち、低い成膜温度でSiN膜
を成膜する場合は、RF放電のパワー密度を低する。こ
れは、低い成膜温度でSiN膜を成膜する場合、RF放
電のパワー密度を高(すると、成膜初期にSiNが分散
状態(平板面にスプレィで水を吹付けた状態)で堆積し
、その影響で、SiN膜の成長の度合が不均一になって
、成膜されたSiN膜にピンホールやウィークスポット
等の欠陥が発生するためである。したかつて、SiN膜
を低温で成膜する場合は、RF放電のパワー密度を低く
することが必要であり、このようにRF放電のパワー密
度を低くすれば、SiN膜が成膜初期からゆっくり成長
するため、ピンホールやウィークスポット等の欠陥のな
い、絶縁破壊耐圧の十分なSiN膜を得ることができる
。また、高い成膜温度でSiN膜を成膜する場合は、R
F放電のパワー密度は高くてもよく、成膜温度が高けれ
ば、成膜されたSiN膜は、ピンホールやウィークスポ
ット等の欠陥がなく、かつ緻密な膜質となる。なお、例
えばSiN膜の成膜温度を約250℃〜270℃とする
場合は、RF放電のパワー密度を60〜100mW/c
m2に制御すればよく、また成膜温度を約350℃〜3
70℃とする場合は、RF放電のパワー密度を120〜
130rnW/cm2に制御すればよい。
However, when forming a SiN film at a low film forming temperature within the above temperature range, the power density of the RF discharge is lowered. This is because when forming a SiN film at a low film forming temperature, the power density of the RF discharge is set high (then SiN is deposited in a dispersed state (sprayed with water on the flat plate surface) in the initial stage of film formation. This is because the degree of growth of the SiN film becomes uneven due to the influence, and defects such as pinholes and weak spots occur in the deposited SiN film.In the past, SiN films were deposited at low temperatures. In this case, it is necessary to lower the power density of the RF discharge.If the power density of the RF discharge is lowered in this way, the SiN film will grow slowly from the initial stage of film formation, which will prevent pinholes, weak spots, etc. It is possible to obtain a defect-free SiN film with sufficient dielectric breakdown voltage.In addition, when forming a SiN film at a high film forming temperature, R
The power density of the F discharge may be high, and if the film forming temperature is high, the formed SiN film will be free of defects such as pinholes and weak spots and will have a dense film quality. For example, when the SiN film deposition temperature is approximately 250°C to 270°C, the power density of the RF discharge is 60 to 100 mW/c.
It is sufficient to control the film-forming temperature to about 350°C to 350°C.
If the temperature is 70℃, the power density of RF discharge should be 120~
It may be controlled to 130rnW/cm2.

また、ブロッキング絶縁膜31は、ソース、ドレイン電
極29.30のバターニング時に半導体層28の表面が
エツチングされてダメージを受けるのを防ぐためのもの
で、このブロッキング絶縁膜31にはゲート絶縁膜27
のような絶縁破壊耐圧は要求されないが、この実施例で
は、ブロッキング絶縁膜31となる5iNJIIも、ゲ
ート絶縁膜27となるSiN膜と同じ成膜条件で成膜し
ている。
The blocking insulating film 31 is used to prevent the surface of the semiconductor layer 28 from being etched and damaged during patterning of the source and drain electrodes 29 and 30.
Although such dielectric breakdown voltage is not required, in this embodiment, the 5iNJII, which becomes the blocking insulating film 31, is also formed under the same film forming conditions as the SiN film, which becomes the gate insulating film 27.

そして、T1含有All膜のTi含有量と、このTI含
有AN膜にヒロックが発生する熱処理温度とに第10図
に示したような関係があるから、例えばゲート絶縁膜2
7およびブロッキング絶縁膜31を250〜270℃の
成膜温度で成膜する場合は(半導体層28の成膜温度は
約250℃)、走査配線22およびゲート電極26とガ
ード電極33を、Ti含有量が2.2wt%以上のTi
金含AIで形成し、ゲート絶縁膜27およびブロッキン
グ絶縁膜31を250〜270℃の成膜温度で成膜する
場合は、走査配線22およびゲート電極26とガード電
極33を、Ti含有量が4.2wt%以上のTI含有A
ρで形成すればよく、このようなTi含有量のTf含有
Apで走査配線22およびゲート電極26とガード電極
33を形成すれば、ゲート絶縁膜27と半導体層28お
よびブロッキング絶縁膜31の成膜時に、これら配線お
よび電極22,26.33の表面にヒロックが発生して
、その上に成膜されたゲート絶縁膜27に欠陥を発生さ
せることはない。
Since there is a relationship as shown in FIG. 10 between the Ti content of the T1-containing All film and the heat treatment temperature at which hillocks occur in this Ti-containing AN film, for example, the gate insulating film 2
7 and the blocking insulating film 31 are formed at a film formation temperature of 250 to 270°C (the film formation temperature of the semiconductor layer 28 is approximately 250°C), the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed using a Ti-containing film. Ti amount is 2.2wt% or more
When forming the gate insulating film 27 and the blocking insulating film 31 with gold-containing AI at a film forming temperature of 250 to 270°C, the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed with a Ti content of 4. .2wt% or more TI content A
If the scanning wiring 22, the gate electrode 26, and the guard electrode 33 are formed with Tf-containing Ap having such a Ti content, the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31 can be formed easily. Hillocks sometimes occur on the surfaces of these wirings and electrodes 22, 26, 33, and defects do not occur in the gate insulating film 27 formed thereon.

[工程3] 上記のようにしてゲート絶縁膜27と半導体層28およ
びブロッキング絶縁膜31を形成した後は、第6図に示
すように、半導体層28の上に、ソース電極29と、ド
レイン電極3oの下層電極であるn型半導体層30aと
を同時に形成する。
[Step 3] After forming the gate insulating film 27, the semiconductor layer 28, and the blocking insulating film 31 as described above, as shown in FIG. 6, a source electrode 29 and a drain electrode are formed on the semiconductor layer 28. An n-type semiconductor layer 30a, which is a lower layer electrode 3o, is formed at the same time.

二のソース電極29とn型半導体層30aは、プラズマ
CVD装置によりn”−a−5i層を成膜し、このn”
−a−3i層をフォトエツチング法によりバターニング
して形成する。
The second source electrode 29 and the n-type semiconductor layer 30a are formed by forming an n"-a-5i layer using a plasma CVD apparatus, and forming the n"-a-5i layer using a plasma CVD apparatus.
The -a-3i layer is formed by patterning by photoetching.

なお、上記n”−a−5t層は、半導体層28であるa
−3t層と同し成膜条件(成膜温度、約250℃、RF
放電パワー密度;40〜50mW/′c口12)で成膜
する。
Note that the n''-a-5t layer is the semiconductor layer 28
- Same film formation conditions as the 3t layer (film formation temperature, approx. 250℃, RF
The film is formed at a discharge power density of 40 to 50 mW/'c12).

[工程4] 次に、第7図に示すように、半導体層28を、フォトエ
ツチング法により薄膜トランジスタ25の外形にバター
ニングし、ガード電極33に対応する部分の半導体層2
8を除去する。
[Step 4] Next, as shown in FIG. 7, the semiconductor layer 28 is patterned into the outer shape of the thin film transistor 25 by photoetching, and the portions of the semiconductor layer 2 corresponding to the guard electrodes 33 are patterned.
Remove 8.

[工程5] 次に、第8図に示すように、ゲート絶縁膜27の上に、
画素電極24を、その−側縁部を前記ソス電極2つの上
に重ねて形成する。この画素電極24は、ITO膜等の
透明導電膜を蒸着装置またはスパッタ装置により成膜し
、この透明導電膜をフォトエツチング法によりバターニ
ングして形成する。なお、上記透明導電膜の成膜温度は
100〜200℃である。
[Step 5] Next, as shown in FIG. 8, on the gate insulating film 27,
The pixel electrode 24 is formed with its negative edge portion overlapping the two Sos electrodes. The pixel electrode 24 is formed by forming a transparent conductive film such as an ITO film using a vapor deposition device or a sputtering device, and patterning the transparent conductive film using a photoetching method. In addition, the film-forming temperature of the said transparent conductive film is 100-200 degreeC.

[工程6] 次に、第9図に示すように、上記ゲート絶縁膜27およ
びドレイン電極30の下層電極であるn型半導体層30
aの上に、データ配線23およびドレイン電極30の上
層電極である金属電極30bを形成し、TFTパネルを
完成する。このデータ配線23および金属電極30bは
、Cr等の金属膜を蒸着装置またはスパッタ装置により
成膜し、この金属膜をフォトエツチング法によりバター
ニングして形成する。なお、上記金属膜の成膜温度は1
00〜200℃である。
[Step 6] Next, as shown in FIG.
The data wiring 23 and the metal electrode 30b, which is the upper layer electrode of the drain electrode 30, are formed on the upper layer a, thereby completing the TFT panel. The data wiring 23 and the metal electrode 30b are formed by forming a metal film such as Cr using a vapor deposition device or a sputtering device, and patterning the metal film using a photoetching method. Note that the deposition temperature of the metal film is 1
00-200°C.

すなわち、上記実施例のTFTパネルは、薄膜トランジ
スタ25のドレイン電極30をデータ配線23の外側に
張出させて形成し、薄膜トランジスタ25のゲート電極
26を前記ドレイン電極30の中央部に対向させて形成
するとともに、薄膜トランジスタ25の両側に、走査配
線22の外側に張出させてトランジスタ保護用ガード電
極33を形成し、このガード電極33を、薄膜トランジ
スタ25のゲート絶縁膜27を介してドレイン電極30
のガード電極対向部34と対向させ、かつ、前記薄膜ト
ランジスタ25の半導体層28を、前記ガード電極33
に対応する部分を除いて形成したものである。
That is, in the TFT panel of the above embodiment, the drain electrode 30 of the thin film transistor 25 is formed to extend outside the data wiring 23, and the gate electrode 26 of the thin film transistor 25 is formed to face the center of the drain electrode 30. At the same time, guard electrodes 33 for protecting the transistor are formed on both sides of the thin film transistor 25 so as to extend to the outside of the scanning wiring 22 , and the guard electrodes 33 are connected to the drain electrode 30 through the gate insulating film 27 of the thin film transistor 25 .
, and the semiconductor layer 28 of the thin film transistor 25 is placed opposite the guard electrode opposing portion 34 of the guard electrode 33 .
It was formed by excluding the part corresponding to .

この実施例のTFTパネルによれば、薄膜トランジスタ
25の両側に、走査配線22の外側に張出形成されたガ
ード電極33を設け、このガード電極33をゲート絶縁
膜27だけを介してドレイン電極30に対向させている
ため、静電気によるゲート絶縁膜27の絶縁破壊は、薄
膜トランジスタ25部分より先にガード電極33部分に
発生する。
According to the TFT panel of this embodiment, guard electrodes 33 are provided on both sides of the thin film transistor 25 and extend outward from the scanning wiring 22, and the guard electrodes 33 are connected to the drain electrode 30 through only the gate insulating film 27. Because they are opposed to each other, dielectric breakdown of the gate insulating film 27 due to static electricity occurs in the guard electrode 33 portion before the thin film transistor 25 portion.

これは、薄膜トランジスタ25の半導体層28を、前記
ガード電極33に対応する部分を除いて形成しているた
めであり、このようにしておけば、薄膜トランジスタ2
5部分では、ゲート電極26とドレイン電極30との間
に、ゲート絶縁膜27と1導体層28とが介在17てい
るのに対し、前記ガード電極30とこのガード電極を対
向させたドレイン電極30との間には、ゲート絶縁膜2
7だけが介在しているだljで半導体層28はないため
、ガード電極33とこれと対向するドレイン電極30と
の間の絶縁破壊耐圧は薄膜トランジスタ25部分のゲー
ト電極26とドレイン電極30との間の絶縁破壊耐圧よ
り弱い。なお、上記実施例では、ドレイン電極30のゲ
ート電極対向部を、半導体層28に接するn型半導体層
30aとデータ配線23につながる金属電極30bとの
二層電極とし、他の部分は前記金属電極30bのみの単
層電極としているため、ガード電極33とドレイン電極
30との間の絶縁破壊耐圧をさらに弱くすることができ
る。したがって、静電気によるゲート絶縁膜27の絶縁
破壊は、薄膜トランジスタ25部分よりも先にガード電
極33部分に発生する。
This is because the semiconductor layer 28 of the thin film transistor 25 is formed excluding the portion corresponding to the guard electrode 33. If this is done, the thin film transistor 25
In the section 5, a gate insulating film 27 and one conductor layer 28 are interposed between the gate electrode 26 and the drain electrode 30, whereas the guard electrode 30 and the drain electrode 30 with the guard electrode facing each other are interposed between the gate electrode 26 and the drain electrode 30. There is a gate insulating film 2 between
Since the semiconductor layer 28 is not present in the semiconductor layer 28, the dielectric breakdown voltage between the guard electrode 33 and the opposing drain electrode 30 is equal to that between the gate electrode 26 and the drain electrode 30 of the thin film transistor 25 portion. It is weaker than the dielectric breakdown voltage of . In the above embodiment, the part of the drain electrode 30 facing the gate electrode is a two-layer electrode consisting of the n-type semiconductor layer 30a in contact with the semiconductor layer 28 and the metal electrode 30b connected to the data wiring 23, and the other part is the metal electrode. Since only the single layer electrode 30b is used, the dielectric breakdown voltage between the guard electrode 33 and the drain electrode 30 can be further weakened. Therefore, dielectric breakdown of the gate insulating film 27 due to static electricity occurs in the guard electrode 33 portion before the thin film transistor 25 portion.

このガード電極33部分の絶縁破壊は、はとんどの場合
、薄膜トランジスタ25の両側のガード電極33部分の
うち、いずれか一方に発生する。
In most cases, this dielectric breakdown of the guard electrode 33 portion occurs in one of the guard electrode 33 portions on both sides of the thin film transistor 25.

すなわち、例えばデータ配線23に静電気を帯びた帯電
物が触れてデータ配線23からドレイン電極30へと静
電気が流れた場合、このドレイン電極30の電位は、デ
ータ配線23に近い端部側はど先に高電位となり、した
がってこの場合は、データ配線23側のガード電極33
部分が絶縁破壊する。これは、走査配線22の端子部に
帯電物が触れた場合も同様であり、この場合も、走査配
線22を流れる静電気はデータ配線23に近い箇所から
データ配線23に流れようとするため、データ配線23
側のガード電極33部分が絶縁破壊する。また、例えば
データ配線23に帯電物が近づけられて、データ配線2
3が誘導帯電した場合は、データ配線23の誘導帯電に
よってドレイン電極30に誘起する電荷が、ドレイン電
極30の先端部に集中するため、この場合は、ドレイン
電極30の先端部側のガード電極33部分に絶縁破壊が
発生する。
That is, for example, if a charged object carrying static electricity touches the data wiring 23 and static electricity flows from the data wiring 23 to the drain electrode 30, the potential of the drain electrode 30 will be Therefore, in this case, the guard electrode 33 on the data wiring 23 side
Dielectric breakdown occurs in some parts. This is also the case when a charged object touches the terminal portion of the scanning wiring 22. In this case as well, the static electricity flowing through the scanning wiring 22 tends to flow from a point close to the data wiring 23 to the data wiring 23. Wiring 23
The dielectric breakdown occurs in the guard electrode 33 portion on the side. Further, for example, if a charged object is brought close to the data wiring 23, the data wiring 23
3 is inductively charged, the charge induced in the drain electrode 30 by the inductive charging of the data line 23 concentrates on the tip of the drain electrode 30. In this case, the guard electrode 33 on the tip side of the drain electrode 30 Dielectric breakdown occurs in some parts.

そして、このガード電極33部分においてゲート絶縁膜
27が絶縁破壊すると、この部分で走査配線22とドレ
イン電極30とが短絡し、この短絡箇所を通って静電気
または誘導電荷がデータ配線23から走査配線22に、
あるいは走査配線22からデータ配線23に流れるため
、薄膜トランジスタ25部分にはゲート絶縁膜27に絶
縁破壊を起させるような静電気は作用しない。
When the gate insulating film 27 breaks down at this guard electrode 33 portion, the scanning wiring 22 and the drain electrode 30 are short-circuited at this portion, and static electricity or induced charges are transferred from the data wiring 23 to the scanning wiring 22 through this short-circuited portion. To,
Alternatively, since the static electricity flows from the scanning line 22 to the data line 23, static electricity that would cause dielectric breakdown in the gate insulating film 27 does not act on the thin film transistor 25 portion.

シタがって、上記TFTパネルによれば、静電気から薄
膜トランジスタ25を保護して、薄膜トランジスタ25
のゲート電極26とドレイン電極30との間の短絡を確
実に防ぐことができる。
According to the TFT panel, the thin film transistor 25 can be protected from static electricity, and the thin film transistor 25 can be protected from static electricity.
A short circuit between the gate electrode 26 and the drain electrode 30 can be reliably prevented.

また、上記のようにガード電極33部分に絶縁破壊が発
生して走査配線22とドレイン電極30とが短絡すると
、ドレイン電極30がつながっているデータ配線23と
走査配線22とが短絡するが、このデータ配線23と走
査配線22との短絡は、上記短絡箇所のガード電極33
を第1図に示した切断線すに沿ってレーザ切断するか、
あるいはこのガード電極33を通電により溶融切断する
ことによって解消することができる。なお、走査配線2
2とデータ配線33との短絡は、液晶表示素子を組立て
た後に表示試験を行なうことによってチエツクすること
ができる。また、ガード電極33は低融点金属(Ti金
含A、ll)で形成されており、またその幅も小さいた
め、ガード電極33は、レーザ切断によっても、また溶
融切断によっても容易に切断することができる。
Furthermore, if dielectric breakdown occurs in the guard electrode 33 portion as described above and the scanning wiring 22 and the drain electrode 30 are short-circuited, the data wiring 23 and the scanning wiring 22 to which the drain electrode 30 is connected will be short-circuited. A short circuit between the data wiring 23 and the scanning wiring 22 is caused by the guard electrode 33 at the short circuit location.
Laser cut along the cutting line shown in Figure 1, or
Alternatively, this problem can be solved by melting and cutting the guard electrode 33 by applying current. Note that the scanning wiring 2
2 and the data wiring 33 can be checked by performing a display test after assembling the liquid crystal display element. Furthermore, since the guard electrode 33 is made of a low melting point metal (Ti gold-containing A, ll) and its width is small, the guard electrode 33 can be easily cut by laser cutting or melt cutting. I can do it.

なお、ガード電極33をレーザ切断する場合、短絡箇所
を顕微鏡により目視判定して、この短絡箇所のガード電
極33だけを切断してもよいが、短絡している走査配線
22に沿う全てのガード電極33を切断すれば、短絡箇
所の目視判定は不要である。また、ガード電極33を溶
融切断する場合は、短絡している走査配線22とデータ
配線33との間に大電流を流すだけでよく、この電流は
短絡箇所のガード電極33を流れるため、ガード電極3
3がジュール熱により発熱して溶融切断される。この場
合、ガード電極33部分を陽極酸化してその抵抗値を高
くしておけば、ガード電極33をさらに容易に溶融切断
することができる。
Note that when cutting the guard electrode 33 with a laser, the short-circuit location may be visually determined using a microscope and only the guard electrode 33 at this short-circuit location may be cut; however, all the guard electrodes along the short-circuited scanning wiring 22 may be cut. 33, there is no need to visually determine the short circuit location. In addition, when cutting the guard electrode 33 by melting, it is sufficient to simply flow a large current between the scan wiring 22 and the data wiring 33 that are short-circuited, and since this current flows through the guard electrode 33 at the short-circuit location, 3
3 is heated by Joule heat and melted and cut. In this case, if the guard electrode 33 portion is anodized to increase its resistance value, the guard electrode 33 can be melted and cut more easily.

また、上記実施例では、上記ガード電極33を、走査配
線22とドレイン電極30とのうち、ゲート絶縁膜27
の下の走査配線22に形成しているため、走査配線22
およびゲート電極26とガード電極33とを、低融点金
属として一般に知られているAl1で形成すると、次の
ゲート絶縁膜27の成膜時に、上記走査配線22および
ゲート電極26とガード電極33の表面にヒロックが発
生し、このヒロックの影響でゲート絶縁膜27に欠陥が
発生してしまうが、上記実施例にように、走査配線22
およびゲート電極26とガード電極33を、ApにTi
を含有させたT1含有AIlで形成しておけば、次のゲ
ート絶縁膜27の成゛膜時に、走査配線22およびゲー
ト電極26とガード電極33の表面にヒロックが発生す
ることはないから、上記ヒロックによるゲート絶縁膜2
7の欠陥発生をなくすことができる。
Further, in the above embodiment, the guard electrode 33 is connected to the gate insulating film 27 of the scanning wiring 22 and the drain electrode 30.
Since it is formed on the scanning wiring 22 below the scanning wiring 22,
If the gate electrode 26 and the guard electrode 33 are formed of Al1, which is generally known as a low melting point metal, the surfaces of the scanning wiring 22, the gate electrode 26, and the guard electrode 33 will be Hillocks occur in the gate insulating film 27 due to the influence of these hillocks, but as in the above embodiment, the scanning wiring 22
And the gate electrode 26 and the guard electrode 33 are made of Ti to Ap.
If the gate insulating film 27 is formed using T1-containing Al, no hillocks will be generated on the surfaces of the scanning wiring 22, gate electrode 26, and guard electrode 33. Gate insulating film 2 by hillock
7 defects can be eliminated.

なお、上記実施例では、ガード電極33を薄膜トランジ
スタ25の両側に設けているが、このガード電極33は
、薄膜トランジスタ25のいずれか一側だけに設けても
よい。また、このガード電極33は、その張出長さを大
きくしてドレイン電極30の側縁部の下まで延長させて
もよく、このようにすれば、上記ガード電極対向部34
は必ずしもドレイン電極30から張出させる必要はない
In the above embodiment, the guard electrodes 33 are provided on both sides of the thin film transistor 25, but the guard electrodes 33 may be provided on only one side of the thin film transistor 25. Further, the guard electrode 33 may be extended to a point below the side edge of the drain electrode 30 by increasing its projecting length.
does not necessarily have to protrude from the drain electrode 30.

また、上記実施例では、ゲート絶縁膜27の下の走査配
線22にガード電極33を形成しているが、このガード
電極33は、ゲート絶縁膜27の上のドレイン電極30
に形成してもよく、その場合は、ガード電極およびこの
ガード電極を形成したドレイン電極30の金属電極30
bを低融点金属で形成すればよい。この場合は、データ
配線23およびドレイン電極30とガード電極は、ゲー
ト絶縁膜27の成膜後に形成されるから、これら配線お
よび電極は、T1を含有しないA、Qで形成してもよい
。また、ガード電極33の切断をレーザ切断によって行
なう場合は、ガード電極33およびこのガード電極を形
成する走査配線を、Cr、Ta、Mo等の金属で形成し
てもよい。
Further, in the above embodiment, the guard electrode 33 is formed on the scanning line 22 under the gate insulating film 27, but this guard electrode 33 is formed on the drain electrode 33 on the gate insulating film 27.
In that case, the guard electrode and the metal electrode 30 of the drain electrode 30 on which the guard electrode is formed
b may be formed of a low melting point metal. In this case, since the data wiring 23, the drain electrode 30, and the guard electrode are formed after the gate insulating film 27 is formed, these wirings and electrodes may be formed of A and Q that do not contain T1. Further, when the guard electrode 33 is cut by laser cutting, the guard electrode 33 and the scanning wiring forming the guard electrode may be formed of metal such as Cr, Ta, Mo, or the like.

また、上記実施例では、ドレイン電極30のゲート電極
対向部を半導体層28に接するn型半導体層30aとデ
ータ配線23につながる金属電極30bとの二層電極と
し、他の部分、つまりガード電極33に対応する部分は
前記金属電極30bのみの単層電極としているが、この
ドレイン電極30のガート電極33に対応する部分は、
ゲート電極対向部と同様な、n型半導体層30aと金属
電極30bとの二層電極としてもよく、その場合でも、
ガード電極33部分には半導体層28がないため、静電
気によるゲート絶縁膜の絶縁破壊を、薄膜トランジスタ
より先にガード電極部分に発生させることができる。
Further, in the above embodiment, the part of the drain electrode 30 facing the gate electrode is a two-layer electrode consisting of the n-type semiconductor layer 30a in contact with the semiconductor layer 28 and the metal electrode 30b connected to the data wiring 23, and the other part, that is, the guard electrode 33 Although the part corresponding to the metal electrode 30b is a single layer electrode, the part corresponding to the guard electrode 33 of the drain electrode 30 is as follows.
It may be a two-layer electrode consisting of an n-type semiconductor layer 30a and a metal electrode 30b, similar to the gate electrode opposing part, and even in that case,
Since the semiconductor layer 28 is not present in the guard electrode 33 portion, dielectric breakdown of the gate insulating film due to static electricity can occur in the guard electrode portion before the thin film transistor.

さらに、上記実施例では、1つの画素電極24に対して
1個の薄膜トランジスタ25を設けているが、この薄膜
トランジスタ25は1つの画素電極24に対して複数個
(例えば2個)ずつ設けてもよく、その場合は、この複
数の薄膜トランジスタをはさんでその両側にガード電極
33を設ければよい。
Further, in the above embodiment, one thin film transistor 25 is provided for one pixel electrode 24, but a plurality of thin film transistors 25 (for example, two) may be provided for each pixel electrode 24. In that case, guard electrodes 33 may be provided on both sides of the plurality of thin film transistors.

なお、本発明は、薄膜トランジスタ25を逆スタガー型
としたTFTパネルに限らず、薄膜トランジスタを、逆
スタガ−型、スタガー型、コプラナー型としたTFTパ
ネルにも適用できるもので、その場合も、薄膜トランジ
スタの少なくとも一側に、走査配線またはドレイン電極
の外側に張出させてガード電極を形成し、このガード電
極を、ゲート絶縁膜および半導体層を介してドレイン電
極または走査配線と対向させるとともに、ドレイン電極
のゲート電極対向部を半導体層に接するn型半導体層と
データ配線につながる金属電極との二層電極とし、他の
部分は前記金属電極のみの単層電極とすればよい。
The present invention is not limited to TFT panels in which the thin film transistors 25 are of an inverted stagger type, but can also be applied to TFT panels in which thin film transistors are of an inverted stagger type, stagger type, or coplanar type. A guard electrode is formed on at least one side to extend outside the scanning wiring or drain electrode, and this guard electrode is opposed to the drain electrode or scanning wiring with the gate insulating film and semiconductor layer interposed therebetween. The portion facing the gate electrode may be a two-layer electrode consisting of an n-type semiconductor layer in contact with the semiconductor layer and a metal electrode connected to the data wiring, and the other portion may be a single-layer electrode consisting of only the metal electrode.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、薄膜トランジスタの少なくとも一側に
、走査配線またはドレイン電極の外側に張出させてガー
ド電極を形成し、このガード電極を、ゲート絶縁膜およ
び半導体層を介してドレイン電極または走査配線と対向
させるとともに、前記薄膜トランジスタの半導体層を、
前記ガード電極に対応する部分を除いて形成しているた
め、静電気によるゲート絶縁膜の絶縁破壊は、薄膜トラ
ンジスタより先にガード電極部分に発生し、薄膜トラン
ジスタ部分にはゲート絶縁膜に絶縁破壊を起させるよう
な静電気は作用しないから、静電気から薄膜トランジス
タを保護して、薄膜トランジスタのゲート電極とドレイ
ン電極との間の短絡を確実に防ぐことができる。また、
上記のようにガード電極部分でゲート絶縁膜が絶縁破壊
して走査配線とドレイン電極とが短絡すると、ドレイン
電極がつながっているデータ配線と走査配線とが短絡す
るが、このデータ配線と走査配線との短絡は、ガード電
極を切断することで解消することができる。
According to the present invention, a guard electrode is formed on at least one side of a thin film transistor so as to extend outside the scanning wiring or the drain electrode, and the guard electrode is connected to the drain electrode or the scanning wiring through the gate insulating film and the semiconductor layer. and facing the semiconductor layer of the thin film transistor,
Since the gate insulating film is formed excluding the part corresponding to the guard electrode, dielectric breakdown of the gate insulating film due to static electricity occurs in the guard electrode part before the thin film transistor, and dielectric breakdown occurs in the gate insulating film in the thin film transistor part. Since such static electricity does not act, the thin film transistor can be protected from static electricity and a short circuit between the gate electrode and drain electrode of the thin film transistor can be reliably prevented. Also,
As mentioned above, if the gate insulating film breaks down at the guard electrode part and the scanning wiring and the drain electrode are short-circuited, the data wiring and the scanning wiring to which the drain electrode is connected will be short-circuited. The short circuit can be eliminated by cutting the guard electrode.

【図面の簡単な説明】[Brief explanation of drawings]

第1図〜第10図は本発明の一実施例を示したもので、
第1図はTFTパネルの一部分の平面図、第2図および
第3図は第1図のA−A線およびB−B線に沿う拡大断
面図、第4図〜第9図はTFTパネルの製造工程図、第
10図はT1含有A11膜のT1含有量と、このTI含
有AII膜にヒロックが発生する熱処理温度との関係を
示す図である。第11図は従来のTFTパネルの一部分
の平面図、第12図は第11図のZ−Z線に沿う拡大断
面図である。 21・・・基板、22・・・走査配線、23・・・デー
タ配線、24・・・画素電極、25・・・薄膜トランジ
スタ、26・・・ゲート電極、27・・・ゲート絶縁膜
、28・・・半導体層、29・・・ソース電極(n型半
導体層)、30・・・ドレイン電極、30a・・・n型
半導体層、30b・・・金属電極、31・・・ブロッキ
ング絶縁膜、32・・・補助絶縁膜、33・・・ガード
電極、34・・・ガード電極対向部。 出願人  カシオ計算機株式会社 94図 116図 1!7J!1 lN9N 第11 図
Figures 1 to 10 show an embodiment of the present invention.
Figure 1 is a plan view of a portion of the TFT panel, Figures 2 and 3 are enlarged sectional views taken along lines A-A and B-B in Figure 1, and Figures 4 to 9 are views of the TFT panel. The manufacturing process diagram, FIG. 10, is a diagram showing the relationship between the T1 content of the T1-containing A11 film and the heat treatment temperature at which hillocks occur in the TI-containing AII film. FIG. 11 is a plan view of a portion of a conventional TFT panel, and FIG. 12 is an enlarged sectional view taken along the Z-Z line in FIG. 11. 21... Substrate, 22... Scanning wiring, 23... Data wiring, 24... Pixel electrode, 25... Thin film transistor, 26... Gate electrode, 27... Gate insulating film, 28... ... Semiconductor layer, 29... Source electrode (n-type semiconductor layer), 30... Drain electrode, 30a... N-type semiconductor layer, 30b... Metal electrode, 31... Blocking insulating film, 32 ... Auxiliary insulating film, 33... Guard electrode, 34... Guard electrode opposing part. Applicant: Casio Computer Co., Ltd. 94 Figure 116 Figure 1!7J! 1 lN9N Fig. 11

Claims (1)

【特許請求の範囲】[Claims] 基板上に、走査配線およびこの走査配線と直交するデー
タ配線と、前記走査配線にゲート電極がつながり前記デ
ータ配線にドレイン電極がつながった薄膜トランジスタ
と、この薄膜トランジスタのソース電極に接続された画
素電極とを形成したTFTパネルにおいて、前記薄膜ト
ランジスタのドレイン電極を前記データ配線の外側に張
出させて形成し、前記薄膜トランジスタのゲート電極を
前記ドレイン電極の一部に対向させて形成するとともに
、前記薄膜トランジスタの少なくとも一側に、前記走査
配線または前記ドレイン電極の外側に張出形成されたト
ランジスタ保護用ガード電極を設け、このガード電極を
、前記薄膜トランジスタのゲート絶縁膜を介して前記ド
レイン電極または走査配線に対向させ、かつ、前記薄膜
トランジスタの半導体層を、前記ガード電極に対応する
部分を除いて形成したことを特徴とするTFTパネル。
A scanning wiring, a data wiring perpendicular to the scanning wiring, a thin film transistor having a gate electrode connected to the scanning wiring and a drain electrode connected to the data wiring, and a pixel electrode connected to the source electrode of the thin film transistor are provided on the substrate. In the formed TFT panel, the drain electrode of the thin film transistor is formed to extend outside the data wiring, the gate electrode of the thin film transistor is formed to face a part of the drain electrode, and at least one of the thin film transistors is A guard electrode for protecting a transistor is provided on a side thereof and is formed to protrude outside the scanning wiring or the drain electrode, and the guard electrode is opposed to the drain electrode or the scanning wiring with a gate insulating film of the thin film transistor interposed therebetween; A TFT panel characterized in that the semiconductor layer of the thin film transistor is formed excluding a portion corresponding to the guard electrode.
JP2254746A 1990-09-25 1990-09-25 Tft panel Pending JPH04133032A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2254746A JPH04133032A (en) 1990-09-25 1990-09-25 Tft panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2254746A JPH04133032A (en) 1990-09-25 1990-09-25 Tft panel

Publications (1)

Publication Number Publication Date
JPH04133032A true JPH04133032A (en) 1992-05-07

Family

ID=17269299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2254746A Pending JPH04133032A (en) 1990-09-25 1990-09-25 Tft panel

Country Status (1)

Country Link
JP (1) JPH04133032A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508020B1 (en) * 1997-08-13 2005-11-03 삼성전자주식회사 Thin Film Transistor for Liquid Crystal Display
JP2009186986A (en) * 2008-02-04 2009-08-20 Beijing Boe Optoelectronics Technology Co Ltd Pixel structure of array substrate of thin film transistor liquid crystal display
US20110170043A1 (en) * 2010-01-08 2011-07-14 Samsung Mobile Display Liquid crystal display panel and manufacturing method thereof
JP2016057646A (en) * 1999-06-02 2016-04-21 株式会社半導体エネルギー研究所 Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508020B1 (en) * 1997-08-13 2005-11-03 삼성전자주식회사 Thin Film Transistor for Liquid Crystal Display
JP2016057646A (en) * 1999-06-02 2016-04-21 株式会社半導体エネルギー研究所 Semiconductor device
JP2009186986A (en) * 2008-02-04 2009-08-20 Beijing Boe Optoelectronics Technology Co Ltd Pixel structure of array substrate of thin film transistor liquid crystal display
US20110170043A1 (en) * 2010-01-08 2011-07-14 Samsung Mobile Display Liquid crystal display panel and manufacturing method thereof
US8810744B2 (en) * 2010-01-08 2014-08-19 Samsung Display Co., Ltd. Liquid crystal display panel and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US7042532B2 (en) Display device and method for repairing line disconnection thereof
KR100363140B1 (en) TFT array substrate, liquid crystal display using the same, and manufacturing method of TFT array substrate
JPH0421823A (en) Method for making spot defect of liquid crystal display element into block defect and liquid crystal display element
JPH0964366A (en) Thin-film transistor
EP0793135B1 (en) Liquid crystal display
JPH04283729A (en) Active matrix display device
US6862051B2 (en) Liquid crystal display device and method of manufacturing the same
JP2002268089A (en) Liquid crystal display device and defect restoring method therefor
JP4217287B2 (en) TFT array substrate and liquid crystal display device using the same
JPH08328035A (en) Liquid crystal display device and its production and method for repairing spot defect
JPH04133032A (en) Tft panel
JP3491080B2 (en) Matrix type array substrate for liquid crystal display device and manufacturing method thereof
JPH04130312A (en) Tft panel
JP3326673B2 (en) Liquid crystal display device
JP3231410B2 (en) Thin film transistor array and method of manufacturing the same
JPH0772508A (en) Thin film transistor panel
JPH04133031A (en) Tft panel
JPH0618921A (en) Matrix type display device
JPH04133030A (en) Tft panel
JPH0534717A (en) Liquid crystal display device and production thereof
JP3245613B2 (en) Manufacturing method of thin film element
JP3802092B2 (en) Liquid crystal display
JP3101109B2 (en) Thin film transistor array and method of manufacturing the same
JP3245612B2 (en) Method for manufacturing multilayer wiring board
JP3213067B2 (en) Thin film transistor array and method of manufacturing the same