JP4217287B2 - The liquid crystal display device using Tft array substrate and this - Google Patents

The liquid crystal display device using Tft array substrate and this Download PDF

Info

Publication number
JP4217287B2
JP4217287B2 JP32893497A JP32893497A JP4217287B2 JP 4217287 B2 JP4217287 B2 JP 4217287B2 JP 32893497 A JP32893497 A JP 32893497A JP 32893497 A JP32893497 A JP 32893497A JP 4217287 B2 JP4217287 B2 JP 4217287B2
Authority
JP
Japan
Prior art keywords
wiring
gate
array substrate
tft array
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32893497A
Other languages
Japanese (ja)
Other versions
JPH11160732A (en
Inventor
健 久保田
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP32893497A priority Critical patent/JP4217287B2/en
Publication of JPH11160732A publication Critical patent/JPH11160732A/en
Application granted granted Critical
Publication of JP4217287B2 publication Critical patent/JP4217287B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、スイッチング素子として薄膜トランジスタを搭載したTFTアレイ基板およびこれを用いた液晶表示装置に関するものである。 The present invention relates to a liquid crystal display equipment using the TFT array substrate and which was equipped with a thin-film transistor as a switching element.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
図13(a)は、共通補助容量方式を採用した従来の液晶表示装置を構成するTFTアレイ基板のゲートレイヤーの平面図である。 Figure 13 (a) is a plan view of a gate layer of the TFT array substrate constituting the conventional liquid crystal display device employing a common storage capacitance method. 図において、2はゲート電極および配線、4は補助容量電極、19は共通配線を示す。 In FIG, 2 is the gate electrode and the wiring, the 4 auxiliary capacitance electrode, 19 denotes the common wiring. 高開口率を目指した従来の共通補助容量方式の液晶表示装置では、ゲート電極および配線2と共通配線19が交互に配されており、共通配線19には枝状の補助容量電極4が接続されている。 In the liquid crystal display device of a conventional common auxiliary capacitance scheme aimed at high aperture ratio, the gate electrode and the wiring 2 and the common wiring 19 are alternately disposed, branch of the auxiliary capacitance electrode 4 is connected to the common wiring 19 ing. この補助容量電極4には、2つの役割がある。 The auxiliary capacitance electrode 4, there are two roles. 1つは、画素容量と並列に補助容量を形成し、画素の電荷を保持するための電極としての役割であり、2つ目にはソース電極からの電界で生じる液晶の配向不良によるソース線近傍の光の漏れを防止する役割である。 One auxiliary capacitance is formed in parallel with the pixel capacitance is a function as an electrode for holding a charge of the pixel, the source line near by the orientation defect of the liquid crystal caused by the electric field from the source electrode to the second of the role to prevent the leakage of light. この補助容量電極4を用いて光り漏れを防止する手段は、対向基板上の遮光膜を用いる場合に比べ、合わせ精度の格段に高い写真製版技術を利用できるため、高開口率化には有効な手段である。 Means for preventing light leakage by using the auxiliary capacitance electrode 4, compared with the case of using a light shielding film on the counter substrate, it is possible to use much higher photolithography precision fit, enabled the high aperture ratio it is a means. 従来の別の方式として、図14(a)のように、共通配線19の役割を隣のゲート電極および配線2で兼ねる補助容量オンゲート式もかなり一般的に用いられている。 As another conventional method, as shown in FIG. 14 (a), the used quite generally also auxiliary capacitance-gate type which also serves the role of the common wiring 19 with the gate electrode and the wiring 2 of the next. この場合、補助容量電極4は隣のゲート電極および配線2に接続される。 In this case, the auxiliary capacitance electrode 4 is connected to the gate electrode and the wiring 2 of the next. この方式の方が、高開口率化の点ではさらに有利である。 Which makes this method is more advantageous in terms of high aperture ratio. なお、図13(b)、図14(b)は、それぞれのゲートレイヤー構造を用いたTFTアレイ基板のアレイ工程完成時の平面図である。 Incidentally, FIG. 13 (b), the FIG. 14 (b) is a plan view when array process completion of the TFT array substrate using the respective gate layer structure.
【0003】 [0003]
以下に、従来のTFTアレイ基板の製造工程を図について説明する。 The following describes FIG process of the manufacturing method of the TFT array substrate. 図15は、図13に示す共通補助容量方式を採用したTFTアレイ基板の製造工程を示す断面図である。 Figure 15 is a sectional view showing a TFT array substrate manufacturing process that employs a common storage capacitance method shown in FIG. 13. まず、透明絶縁性基板であるガラス基板1上に、Cr膜のような金属膜を単層で成膜し、レジストパターニング、金属膜のエッチングを行い、ゲート電極および配線2、さらに共通配線19を形成する(図15(a))。 First, on the glass substrate 1 is a transparent insulating substrate, a metal film such as Cr film in a single layer, resist patterning, etching of the metal film, the gate electrode and the wiring 2, a further common wiring 19 formation to (FIG. 15 (a)). 次に、プラズマCVD法等によってシリコン窒化膜よりなるゲート絶縁膜5、アモルファスシリコン膜6、n+型アモルファスシリコン膜7を連続成膜する。 Next, the gate insulating film 5 made of a silicon nitride film by plasma CVD method or the like, an amorphous silicon film 6, n + -type amorphous silicon film 7 are continuously formed. さらにトランジスタのチャネル部分を形成するため、アモルファスシリコン膜6およびn+型アモルファスシリコン膜7を島状にパターニングする(図15(b))。 Further to form the channel portion of the transistor, patterning the amorphous silicon film 6 and the n + -type amorphous silicon film 7 into an island shape (FIG. 15 (b)). 次に、ITO等の透明導電膜によって画素電極8を形成し(図15(c))、ソース電極および配線11、ドレイン電極12を形成する(図15(d))。 Next, a transparent conductive film such as ITO to form a pixel electrode 8 (FIG. 15 (c)), the source electrode and the wiring 11, a drain electrode 12 (FIG. 15 (d)). この場合、半導体層とのオーミックコンタクトを良好にするため、バリアメタルとして下層にCrやTiを用い、上層に低抵抗化のために純Al膜あるいはAl合金の単層膜のような低抵抗な金属膜を用いた二層膜を用いる。 In this case, for better ohmic contact with the semiconductor layer, using the Cr and Ti in the lower layer as a barrier metal, low resistance it such as a single layer film of pure Al film or Al alloy for reducing the resistance to the upper layer using a two-layer film using a metal film. また、写真製版時の現像液によるITO膜の腐食を防ぐために、Al合金としてタングステン等を不純物として添加する場合もある。 In order to prevent the corrosion of the ITO film by the developing solution at the time of photolithography, there is a case of adding tungsten as an impurity of Al alloy. 最後に、TFTを保護するために、シリコン窒化膜等の絶縁膜13で覆う(図15(e))。 Finally, in order to protect the TFT, covered with an insulating film 13 such as a silicon nitride film (FIG. 15 (e)). なお、図15(e)は、図13(b)のA−B断面に相当する。 Incidentally, FIG. 15 (e) corresponds to the cross section A-B in FIG. 13 (b).
【0004】 [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記のような高開口率化を目指した液晶表示装置において、信号配線は細線化の方向に進んでいる。 In the liquid crystal display device aimed at high aperture ratio as described above, the signal lines is proceeding in the direction of thinning. 配線の細線化により、プロセス内で発生する異物、レジストの密着力低下によるエッチング不良等に起因する断線の発生確率は高くなっている。 The thinning of the wiring, foreign substances generated in the process, the probability of occurrence of breakage due to defective etching due adhesion reduction of the resist is high. 図16に、通常のゲートレイヤーで発生する断線14を示す。 Figure 16 shows the disconnection 14 occurring in a normal gate layer. さらに、モニター等に応用するため、パネルの大型化、高精細化の要求も年々高まってきており、信号配線の長さ、本数は増加の方向にあり、さらに断線14を発生させずにパネルを形成することは困難となってきている。 Further, for application to a monitor or the like, enlargement of the panel, has been increasing year by year demand for high definition, the length of the signal wiring, the number is in the direction of increasing, the panels without further generate disconnection 14 be formed is becoming difficult. ゲートレイヤーでの断線14は、画像表示部分の外に設けた冗長配線を用いた修復は困難であるため、線状の表示不良となり不良品となる。 Disconnection of the gate layer 14, since the repair using a redundant wiring provided outside the image display portion is difficult, and becomes defective linear display defect. このため、ゲート配線2の断線14の低減は、製造歩留まり向上の重要な課題の一つとなってきている。 Therefore, reducing the disconnection 14 of the gate line 2 has become an important issue in the manufacturing yield improves.
また、ゲート配線2の細線化、長線化に伴い、配線材料にAl、Al合金、Mo等の低抵抗材料を使用する場合も増えてきている。 Further, thinning of the gate line 2, with the long line of, Al as a wiring material, Al alloy, has been also increasingly when using a low resistance material such as Mo. これらの材料は、耐薬液性が弱いものが多いため、前記の異物、レジストの密着力低下等による断線に加え、画素電極8、ソース配線11の形成時に腐食による断線を発生するという問題があった。 These materials, because there is often poor chemical resistance, the foreign matter, in addition to the disconnection due to adhesion decrease or the like of the resist, a problem of generating a disconnection due to corrosion pixel electrode 8, at the time of forming the source wiring 11 It was. これらは、前記の異物、密着力低下等による断線に比べ、発生率が非常に高くなるため、製造が困難であった。 These are the foreign matter, compared with the disconnection due to adhesion decrease or the like, since the occurrence rate is extremely high, manufacture is difficult. このため、これらの低抵抗材料は、単独で用いられず、膜の腐食防止のために金属膜や陽極酸化膜のような欠損部の少ない絶縁膜でカバーをする等の工夫をして用いられていた。 Therefore, these low-resistance material is not used alone, it is used by the device such as to cover at least dielectric film missing portion, such as a metal film or anodic oxide film in order to prevent corrosion of the film which was.
【0005】 [0005]
近年、このようなゲート断線の問題を解決するために、図17(a)に示すような方法が考案されている(参考文献:SSKim et al.,SID 95 DIGEST,pp.15-18)。 Recently, in order to solve such a problem of gate breakage, a method as shown in FIG. 17 (a) have been devised (Reference:. SSKim et al, SID 95 DIGEST, pp.15-18). この方法は、ゲート電極および配線2と冗長配線3を補助容量電極4でつないだはしご状の配線構造を採用したものである。 This method is obtained by employing the ladder-like wiring structure that connects the gate electrode and the wiring 2 and the redundant wiring 3 in the auxiliary capacitance electrode 4. この方式によるアレイ工程完成平面図を図17(b)に示す。 The array process completed plan view according to the scheme shown in FIG. 17 (b). この方式によれば、図18に示すように、ゲート電極および配線2に断線14が生じても信号は補助容量電極4、冗長配線3を流れるため、線状の表示不良は発生しない。 According to this method, as shown in FIG. 18, it signals even break 14 occurs in the gate electrode and the wiring 2 are auxiliary capacitance electrode 4, to flow the redundancy line 3, the linear display defect does not occur. しかし、この構造では、断線14には効果があるものの、全配線範囲でゲート電極および配線2と冗長配線3の配線間が接近しているため、図18に示すパターン欠陥15によって短絡を発生する確率が高くなるという問題があった。 However, in this structure, although the effect is to break 14, since the inter-wiring is a gate electrode and the wiring 2 and the redundant wiring 3 is approaching the entire wire range, generates a short-circuited by a pattern defect 15 shown in FIG. 18 there has been a problem that the probability is high. この短絡に関しても、短絡箇所の発見が困難であり、修復は難しいため、重要な課題の一つである。 Even for this short circuit, it is difficult to discovery of the short-circuit point, repair is difficult for, is one of the important issues.
【0006】 [0006]
本発明は、上記のような問題点を解消するためになされたもので、TFTアレイ基板の断線、短絡に起因する線状の表示欠陥の発生を防ぎ、高開口率で表示品質に優れた液晶表示装置を得ることを目的とするものである。 The present invention has been made to solve the above problems, disconnection of the TFT array substrate to prevent occurrence of the linear display defects due to short-circuit, liquid crystal excellent in display quality with a high aperture ratio is to shall the purpose of obtaining display device.
【0007】 [0007]
【課題を解決するための手段】 In order to solve the problems]
この発明に係わるTFTアレイ基板は、透明絶縁性基板上に複数本形成されたゲート配線と、このゲート配線と交差する複数本のソース配線と、ゲート配線とソース配線の各交点に設けられた薄膜トランジスタに接続された透明導電膜よりなる画素電極と、ゲート配線から隣接する画素電極の両側部に沿って垂直に伸びた枝状の電極であって、画素電極の一部との間に絶縁膜を挟んで補助容量を形成する補助容量電極と、隣接するゲート配線とのほぼ中央に位置するようにゲート配線と平行に配置され、枝状の補助容量電極の先端部と交差し補助容量電極を介してゲート配線と接続された冗長配線と、冗長配線と、この冗長配線と隣接するゲート配線との間に画素電極の両側部に沿って配置され、冗長配線と垂直な方向に隣接するゲート配線 TFT array substrate according to the present invention, a transparent insulating the gate line which is a plurality of formed on a substrate, a plurality of source lines crossing the gate lines, thin film transistor provided at each intersection of a gate wiring and a source wiring a pixel electrode made of connected transparent conductive film, a branched electrodes extending vertically along the sides of the pixel electrodes adjacent the gate wiring, the insulating film between a portion of the pixel electrode via an auxiliary capacitance electrode which forms a storage capacitance across, arranged parallel to the gate wiring so as to be positioned substantially at the center of the adjacent gate lines, the auxiliary capacitance electrodes intersect the tip of the branch of the auxiliary capacitance electrode Te and redundant wiring is connected to the gate wiring, and redundant wiring, are arranged along the opposite sides of the pixel electrode between the Ruge over preparative wiring be adjacent to the redundant wiring and the redundant wiring and a direction perpendicular adjacent gate wiring 近傍まで伸びた枝状のパターンであって、その一部が画素電極の一部と重なる遮光パターンと、画素電極より構成される画像表示部周辺に設けられ、ゲート配線およびソース配線に外部信号を入力する接続端子部を備えたものである。 A branched pattern extending to the vicinity, and a light shielding pattern partially overlaps with a portion of the pixel electrodes, provided in the image display unit near composed of pixel electrodes, an external signal to the gate wiring and the source wiring those having a connection terminal portion for input.
また、遮光パターンは、冗長配線と電気的に接続され、画素電極の一部との間に絶縁膜を挟んで補助容量を形成するものである。 The light shielding pattern is redundant wiring and electrically connected to, and forms an auxiliary capacitance across the insulating film between a portion of the pixel electrode.
また、遮光パターンは、冗長配線と電気的に分離されているものである。 The light shielding pattern is one that is redundant wiring and electrically isolated.
また、ゲート配線、補助容量電極、遮光パターン、および冗長配線は、それぞれ同材料で同層に形成されているものである。 Further, the gate wiring, the storage capacitor electrode, the light-shielding pattern, and the redundant wiring are those formed in the same layer with the same material, respectively.
【0008】 [0008]
また、ゲート配線の材料として、Al、Mo、Cu、またはこれらを主成分とする合金のいずれかを用いるものである。 Further, as a material of the gate wiring, it is to use Al, Mo, Cu or one of them as a main component alloy.
また、ゲート配線の材料として、Nd組成0.1%以上5%未満のAl-Nd系合金を用いるものである。 Further, as a material of the gate wiring is to use Al-Nd alloy less than 5% Nd composition 0.1% or more.
さらに、ゲート配線およびソース配線等の信号配線を接続端子部へ接続する配線の材料として、Cr、W、Ti、およびTaのいずれかを用いるものである。 Further, as a material for wiring for connecting the signal lines such as gate wiring and the source wiring to the connecting terminal portions is to use Cr, W, Ti, and one of Ta.
また、冗長配線は、2μm以上10μm以下の線幅とするものである。 Also, redundant wiring, it is an 10μm or less in line width than 2 [mu] m.
また、本発明に係わる液晶表示装置は、上記のいずれかに記載のTFTアレイ基板と、透明電極およびカラーフィルタを有する対向電極基板との間に液晶が配置されているものである The liquid crystal display device according to the present invention are those which liquid crystal is disposed between the TFT array substrate according to any one of the above, a counter electrode substrate having a transparent electrode and a color filter.
【0009】 [0009]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
実施の形態1. The first embodiment.
以下に、本発明の実施の形態を図について説明する。 Hereinafter, an embodiment of the present invention FIG. About. 図1は、本発明の実施の形態1であるチャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いたTFTアレイ基板の製造工程を示す断面図、図2は本実施の形態によるTFTアレイ基板のゲートレイヤーでの平面図である。 1, the channel etching type according to a first embodiment of the present invention cross-sectional views showing a manufacturing process of a TFT array substrate using an amorphous silicon thin film transistor, Figure 2 is at the gate layer of the TFT array substrate according to this embodiment it is a plan view. 図において、1は透明絶縁性基板であるガラス基板、2はゲート電極および配線、3はゲート電極および配線2と平行かつ交互に配置された冗長配線、4はゲート配線2から隣接する画素電極8の両側部に沿って垂直に伸びた枝状の補助容量電極であり、冗長配線3は、隣接するゲート配線2 とのほぼ中央に位置するようにゲート配線2と平行に配置され 、補助容量電極4と、その先端部で交差しており、隣接する一方のゲート電極および配線2と電気的に接続されている。 In the figure, the glass substrate 1 is a transparent insulating substrate, 2 denotes a gate electrode and the wiring, 3 redundant wiring arranged parallel to and alternately with the gate electrode and the wiring 2, the pixel electrodes adjacent gate lines 2 4 8 of a branch-like auxiliary capacitance electrode extending vertically along the sides, redundant wiring 3 is disposed parallel to the gate line 2 so as to be positioned substantially at the center of the adjacent gate lines 2, auxiliary capacitor electrode 4, the tip portion intersect with, and is connected adjacent one of the gate electrode and the wiring 2 electrically to. また、4aは、冗長配線3と、この冗長配線と隣接する他方のゲート配線2との間に画素電極の両側部に沿って配置され、冗長配線3と垂直な方向に隣接する他方のゲート配線2の近傍まで伸びた枝状のパターンである遮光パターンである。 Further, 4a is a redundant wiring 3, this is arranged along the opposite sides of the pixel electrode during the redundant wiring and the other of the gate wiring 2 adjacent, redundancy line 3 and the other gate lines adjacent in the vertical direction a light-shielding pattern is a branched pattern extending to the vicinity of 2. さらに、5はゲート絶縁膜、6、7はTFTを構成するアモルファスシリコン膜およびn+型アモルファスシリコン膜、8はITO等の透明導電膜よりなる画素電極、9は端子電極、10はコンタクトホール、11はゲート配線2と交差するソース電極および配線、12はドレイン電極、13はTFTを保護するためのシリコン窒化膜等の絶縁膜をそれぞれ示す。 Further, the gate insulating film 5, an amorphous silicon film and the n + -type amorphous silicon film constituting the TFT is 6,7, 8 is made of a transparent conductive film pixel electrode such as ITO, 9 the terminal electrodes, contact holes 10, 11 respectively the source electrode and the wiring intersecting with the gate lines 2, 12 denotes a drain electrode, 13 an insulating film such as a silicon nitride film for protecting the TFT. 画素電極8は、複数本のゲート配線2およびソース配線11の各交点に設けられたTFTに接続されており、補助容量電極4は、画素電極8の一部との間にゲート絶縁膜5を挟んで補助容量を形成する。 Pixel electrode 8 is connected to a TFT provided at each intersection of the plurality of gate lines 2 and the source line 11, the auxiliary capacitance electrode 4, a gate insulating film 5 between the portion of the pixel electrode 8 sandwiched therebetween to form a storage capacitance. また、遮光パターン4aは、冗長配線3と電気的に接続され、画素電極の一部との間に絶縁膜を挟んで補助容量を形成しており、補助容量電極の役割を兼ねている。 The light shielding pattern 4a is redundancy line 3 is electrically connected, it forms an auxiliary capacitance across the insulating film between a portion of the pixel electrode 8 also serves as a role of a storage capacitor electrode. 補助容量電極4、遮光パターン4a、冗長配線3、ゲート電極および配線2は、それぞれ同材料で同層に形成されている。 The auxiliary capacitance electrode 4, light-shielding patterns 4a, redundancy line 3, the gate electrode and the wiring 2 are formed in the same layer, respectively the same material. また、画素電極8より構成される画像表示部周辺には、ゲート配線2およびソース配線11に外部信号を入力する接続端子部である端子電極9が設けられている。 Further, on the peripheral image display unit composed of the pixel electrode 8, the terminal electrode 9 is provided to the gate line 2 and the source line 11 is a connection terminal section for inputting an external signal.
0010 [0010]
本実施の形態におけるTFTアレイ基板の製造工程を図について説明する。 The manufacturing process of the TFT array substrate of the present embodiment FIG explained. まず、ガラス基板1の表面に、例えばCr等の金属膜をスパッタリングにより400nm程度成膜する。 First, the surface of the glass substrate 1, for example, a metal film such as Cr to 400nm approximately formed by sputtering. 次にポジレジストを用い、レジストパターニングを行う。 Then using a positive resist, the resist is patterned. その際に一度、設計パターンと等しい線幅のマスクを用いて適正露光量で露光した後、再度上記マスクよりも遮光部の面積が大きい、すなわち、設計パターンよりも太い線幅、本実施の形態では3μm程度太めのマスクを用いて、適正露光量の2倍〜10倍程度の露光エネルギーで露光を行う。 Once that time, it was exposed in the proper exposure amount using a mask equal line width and the design pattern, a larger area of ​​the light shielding portion than again the mask, i.e., thicker line width than the design pattern, the present embodiment in using a thick mask about 3 [mu] m, to perform exposure with an exposure energy of 2 times to 10 times the proper exposure amount.
次に、硝酸第二セリウムアンモン、硝酸を主成分とするエッチング液を用い、Cr膜のエッチングを行い、図1(a)および図2に示すようなゲート電極および配線2、冗長配線3および枝状の補助容量電極4、遮光パターン4aを形成する。 Next, using an etchant which ceric nitrate ammon, nitric acid as a main component, etched in the Cr film, FIG. 1 (a) and the gate electrode and the wiring 2 as shown in FIG. 2, the redundant wiring 3 and the branch Jo of the auxiliary capacitance electrode 4, forming the light-shielding pattern 4a. この際に、エッチング液に硝酸が含まれているため、Cr膜はテーパー形状に加工され、膜厚が300nm以上になってきた場合の上層の断線等を防止できる。 At this time, because it contains nitric acid etchant, Cr film is processed into a tapered shape, thereby preventing the upper layer such as disconnection when the film thickness has become more 300 nm.
次に、PCVDによってシリコン窒化膜よりなるゲート絶縁膜5、アモルファスシリコン膜6、n+型アモルファスシリコン膜7をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。 Next, a silicon nitride gate insulating film 5 made of a film, an amorphous silicon film 6, n + -type amorphous silicon film 7 respectively, for example 500 nm, 200 nm, is 50nm approximately continuously formed by PCVD. さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜6およびn+アモルファスシリコン膜7を島状にパターニングする(図1(b))。 Furthermore, in order to form a channel portion of the transistor, patterning the amorphous silicon film 6 and the n + amorphous silicon film 7 into an island shape (Figure 1 (b)). 次に、ITO膜をスパッタリングによって例えば100nm程度成膜し、パターニングによって画素電極8および端子電極9を形成し、さらに、端子部分のコンタクトホール10を形成する(図1(c))。 Next, an ITO film is 100nm approximately deposited for example by sputtering, to form the pixel electrode 8 and the terminal electrode 9 by patterning, and further, a contact hole 10 of the terminal portion (Figure 1 (c)).
0011 [0011]
次に、最下層が例えばCrやTi100nm程度、第2層がAl-0.2at.%Cu300nm程度、最上層がCr50nm程度の三層膜からなる金属膜を形成し、ソース電極および配線、ドレイン電極のパターニングを行い、三層膜のエッチングをする。 Then, the bottom layer, for example, Cr or Ti100nm about, the second layer is Al-0.2at.% Cu300nm about, the top layer to form a metal film composed of three-layered film of about Cr50nm, the source electrode and the wiring, the drain electrode It performs a patterning, the etching of the three-layered film. その後、ドライエッチングによってチャネル上のn+アモルファスシリコン膜7を除去することにより、ソース電極および配線11、ドレイン電極12を形成した後、レジストを除去する(図1(d))。 Thereafter, by removing the n + amorphous silicon film 7 on the channel by dry etching, the source electrode and the wiring 11, after forming the drain electrode 12, the resist is removed (FIG. 1 (d)). 最後にTFTを保護するために、シリコン窒化膜等の絶縁膜13で覆い、画素電極8および端子電極9上の絶縁膜13は除去する(図1(e))。 Finally in order to protect the TFT, the covered with an insulating film 13 such as a silicon nitride film, the insulating film 13 on the pixel electrode 8 and the terminal electrode 9 is removed (FIG. 1 (e)). なお、本実施の形態では、ソース、ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Mo、Cr等の単層膜、下層Cr、上層Al系合金等の二層膜でもかまわない。 In this embodiment, the source, was used a three-layer film as a drain material, wiring resistance, unless cause particular problem in the pixel electrode formation process or the like, Mo, single layer film such as Cr, the lower Cr, the upper layer it may be a two-layer film such as Al alloy.
0012 [0012]
なお、本実施の形態において、各配線の線幅は、図2に示すように、ゲート配線2幅を15μm、冗長配線3幅を2μm、枝状の補助容量電極4および遮光パターン4aの幅を6μmとし、冗長配線3が隣接するゲート配線2相互間のほぼ中央に位置するように配置した。 In the present embodiment, the line width of the wiring, as shown in FIG. 2, 15 [mu] m gate wirings 2 widths, 2 [mu] m redundant wiring 3 width, the width of the branch of the auxiliary capacitance electrode 4 and the light-shielding patterns 4a and 6 [mu] m, the redundancy line 3 was arranged so as to be located substantially in the center between the adjacent gate lines 2 each other. 冗長配線3幅は、ゲート配線2が断線した場合、冗長配線3部の抵抗とゲート配線2全体の抵抗の直列となるため、配線幅は1〜2μm程度で良い。 Redundancy line 3 width, when the gate line 2 is disconnected, since the redundant wiring 3 parts of the resistor and the gate line 2 in series with the resistance of the entire wiring width may be about 1 to 2 [mu] m. また、冗長配線3部は遮光部となるため、高開口率化の点からはなるべく細い方がよい。 Further, the redundancy line 3 for the light-shielding portion, it is better as possible narrow in terms of the high aperture ratio. ただし、エッチング精度1〜2μm程度を考慮すると、仕上がり寸法で2μm程度が限界となる。 However, considering the order of the etching accuracy 1 to 2 [mu] m, about 2μm is limited in finished size. よって、冗長配線3幅は2μm以上10μm以下とすることで、冗長配線3として機能し、かつ開口率を上げることができ、クロストークによる表示むら等を低減することが可能となる。 Therefore, redundant wiring 3 width With 2μm above 10μm or less, and serves as a redundant wiring 3, and it is possible to increase the aperture ratio, it is possible to reduce the display unevenness due to crosstalk.
0013 [0013]
以上のように作製されたTFTアレイ基板では、パターンニング時の欠陥やエッチングの際のレジストの剥がれ等が原因となり、図3に示すような断線14が生じた場合でも、冗長配線3を有するゲートレイヤーの構造をとっているため、信号は冗長配線3を伝わることができ、線状の欠陥とはならない。 Or more fabricated TFT array substrate as, causes such peeling of the resist during defects and etching for patterning, even if a disconnection 14 as shown in FIG. 3 occurs, the gate having redundant wiring 3 since taking the structure of the layer, the signal can be transmitted through the redundancy line 3, not a linear defect. さらに、パターン欠陥15が発生した場合にも、枝上の遮光パターン4aの先端部付近に発生しない限り短絡とはならない。 Furthermore, even if the pattern defect 15 occurs, not a short-circuit unless it occurs in the vicinity of the tip portion of the shielding pattern 4a on the branch. このように、本実施の形態によれば、従来多発していたゲートレイヤーでの断線および短絡による不良を低減することができる。 Thus, according to this embodiment, it is possible to reduce defects due to disconnection and short-circuit of the conventional multiple to gate layer had.
0014 [0014]
写真製版時に異物が混入した場合に発生するパターン欠陥の大きさは、実際の異物の大きさに比べ何倍もの大きさになることが多い。 The size of the pattern defect that occurs when a foreign object is mixed during photolithography is many times the often big the comparison with the actual size of the foreign matter. その発生機構を図4を用いて説明する。 The generation mechanism will be described with reference to FIG. 一般的に、金属薄膜22が形成されたガラス基板1上に異物16が付着した状態でレジスト17を塗布した場合、図4(a)に示すように異物16の周りではレジスト17膜厚が設定膜厚より厚くなる。 Generally, when a foreign object 16 on the glass substrate 1, the metal thin film 22 is formed is coated with a resist 17 in a state attached, the resist 17 thickness settings around the foreign matter 16 as shown in FIG. 4 (a) It is thicker than the film thickness. ここで、マスク18を用いて通常膜厚のレジスト17の露光条件で露光を行うと、異物16付近では露光不足を生じ(図4(b))、レジスト17残を生じる(図4(c))。 Here, when the exposure under the exposure condition of the normal thickness of the resist 17 using a mask 18, in the vicinity of the foreign matter 16 results in lack of exposure (FIG. 4 (b)), the resist 17 results in a residual (see FIG. 4 (c) ). 図中、斜線部は、露光されたレジスト17aを示している。 In the figure, the hatched portion shows the exposed resist 17a. その結果、エッチング後には、図4(d)に示すような異物16の何倍もの大きさのパターン欠陥15となる。 As a result, after etching, a pattern defect 15 of many times the size of the foreign object 16 as shown in FIG. 4 (d). このような巨大なパターン欠陥15が発生した場合には、枝状の遮光パターン4aの先端部付近で短絡する確率が増える。 When such massive pattern defect 15 occurs, it increases the probability of a short circuit in the vicinity of the distal end portion of the branch of the light-shielding pattern 4a. そこで、適正露光量の2倍以上4倍以下の露光エネルギーで露光を行うことにより、パターン欠陥15の大きさを異物16そのものの大きさにとどめることが可能である。 Therefore, by performing exposure with 4 times less exposure energy less than twice the proper exposure amount, it is possible to keep the size of the pattern defect 15 to the size of the foreign matter 16 itself.
0015 [0015]
図5は、追加露光エネルギーに対するパターン欠陥サイズを示す図である。 Figure 5 is a diagram showing a pattern defect size for the additional exposure energy. 追加露光を2倍程度行うことによって、パターン欠陥15はほぼ異物16そのものの大きさとなる。 By performing 2 times the additional exposure, the pattern defect 15 is a size of approximately the foreign matter 16 itself. 図6は、追加露光によるパターン欠陥サイズ縮小効果を説明する図である。 Figure 6 is a diagram illustrating the pattern defect size reduction effect by adding exposure. 図に示すように、十分な追加露光を行うことにより、異物16周辺の厚いレジスト17が完全に露光されるため、パターン欠陥15のサイズが縮小され、金属薄膜22よりなる配線間の短絡の発生確率を低減できる。 As shown in the figure, by performing sufficient additional exposure, since the thick resist 17 having peripheral foreign body 16 is fully exposed, is reduced in size from the pattern defect 15, occurrence of a short circuit between wirings made of a metal thin film 22 it is possible to reduce the probability.
図7は、露光エネルギーとパターン細りの関係を示す図である。 Figure 7 is a diagram showing the relationship between thinning exposure energy and pattern. 図中、Aは通常のマスクパターンを用いて追加露光した場合、Bは設計レジストパターンより3μm太めのマスクパターンを用いて追加露光した場合での照射エネルギーとパターン細りの関係を示している。 In the figure, A is when you add exposure using a normal mask pattern, B shows the relationship between the thinning irradiation energy and pattern in case of supplemental exposure using a 3μm thick mask pattern than the design resist pattern. 設計レジストパターンより3μm程度太めのマスクパターンを用いて追加露光することにより、パターンの細りを0.5μm以下に抑えることができる。 By adding exposure using a 3μm approximately thicker mask patterns than the design resist pattern, it is possible to suppress the thinning pattern 0.5μm or less. さらに、露光機のスループットの点から予めレジストの細りを考慮して2μm程度太めのパターン設計として、通常の3倍の露光量で一回露光することによっても同様の効果が得られる。 Furthermore, as previously resist 2μm about thick pattern designed with thinned in terms of throughput of the exposure apparatus, the same effect can be obtained by exposing once in three times the exposure of normal.
0016 [0016]
実施の形態2. The second embodiment.
図8は、本発明の実施の形態2であるチャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いたTFTアレイ基板の製造工程を示す断面図である。 Figure 8 is a sectional view showing a TFT array substrate manufacturing process using a channel etch type amorphous silicon thin film transistor according to a second embodiment of the present invention. 図中、同一、相当部分には同一符号を付し説明を省略する。 In the figures, the same, in which parts like or corresponding to those not described bear the same reference numerals.
本実施の形態におけるTFTアレイ基板の製造工程を図について説明する。 The manufacturing process of the TFT array substrate of the present embodiment FIG explained. まず、ガラス基板1の表面に、例えばMoのような金属膜をスパッタリングにより400nm程度成膜する。 First, the surface of the glass substrate 1, for example, 400nm approximately deposited by sputtering a metal film such as Mo. 次にポジレジストを用い、レジストパターニングを行う。 Then using a positive resist, the resist is patterned. その際に一度、設計レジストパターンとなるマスクパターンを用いて適正露光量で露光後、再度設計レジストパターンより3μm程度太めのマスクパターンを用い、適正露光量の2倍〜10倍程度のエネルギーで露光を行う。 Once that time, after the exposure in proper exposure amount using a mask pattern to be designed resist pattern, using a 3μm approximately thicker mask patterns than the design resist pattern again, exposure at an energy of 2 times to 10 times the proper exposure amount I do.
次に、リン酸、酢酸および硝酸を主成分とするエッチング液を用い、Mo膜のエッチングを行い、図8(a)および図2に示すようなゲート電極および配線2、冗長配線3および枝状の補助容量電極4、遮光パターン4aを形成する。 Next, using an etchant which phosphoric acid, acetic acid, and nitric acid as a main component, etched in the Mo film, FIG. 8 (a) and the gate electrode and the wiring 2 as shown in FIG. 2, the redundant wiring 3 and Edajo the auxiliary capacitance electrode 4, forming the light-shielding pattern 4a. この際に、エッチング液に硝酸が含まれているため、Mo膜はテーパー形状に加工され、膜厚が300nm以上になってきた場合の上層の断線等を防止できる。 At this time, because it contains nitric acid etchant, Mo film is processed into a tapered shape, thereby preventing the upper layer such as disconnection when the film thickness has become more 300 nm. また、ゲート配線2等の信号配線を画素外にある接続端子部へ接続する配線については、冗長配線構造にするのは困難であるため、Ti等の金属膜を用いるか、またはTiでMo表層を覆う等して、断線の発生確率を低減することができる。 Further, the wiring for connecting the signal lines such as gate lines 2 to the connection terminal portion located outside the pixel, redundant because it is difficult to interconnect structures, Mo surface at or using a metal film such as Ti, or Ti the was like covering, it is possible to reduce the probability of disconnection.
0017 [0017]
次に、PCVDによってシリコン窒化膜よりなるゲート絶縁膜5、アモルファスシリコン膜6、n+型アモルファスシリコン膜7をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。 Next, a silicon nitride gate insulating film 5 made of a film, an amorphous silicon film 6, n + -type amorphous silicon film 7 respectively, for example 500 nm, 200 nm, is 50nm approximately continuously formed by PCVD. さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜6およびn+アモルファスシリコン膜7を島状にパターニングする(図8(b))。 Furthermore, in order to form a channel portion of the transistor, patterning the amorphous silicon film 6 and the n + amorphous silicon film 7 into an island shape (Figure 8 (b)). 次に、Cr400nm程度からなる金属膜を形成し、ソース電極および配線、ドレイン電極のパターニングを行い、金属膜のエッチングをする。 Then, a metal film made about Cr400nm, the source electrode and the wiring, patterning is performed for the drain electrode, the etching of the metal film. その後、ドライエッチングによってチャネル上のn+アモルファスシリコン膜7を除去することにより、ソース電極および配線11、ドレイン電極12を形成した後、レジストを除去する(図8(c))。 Thereafter, by removing the n + amorphous silicon film 7 on the channel by dry etching, the source electrode and the wiring 11, after forming the drain electrode 12, the resist is removed (FIG. 8 (c)). 最後に、TFTを保護するために、シリコン窒化膜等の絶縁膜13で覆い、ドレイン電極12上と端子部分の絶縁膜13は除去する(図8(d))。 Finally, in order to protect the TFT, covered with an insulating film 13 such as a silicon nitride film, an insulating film 13 of the drain electrode 12 on the terminal portion is removed (FIG. 8 (d)). 次に、ITO膜をスパッタリングによって例えば100nm程度成膜し、パターニングによって画素電極8および端子電極9を形成する(図8(e))。 Next, an ITO film is 100nm approximately deposited for example by sputtering, to form the pixel electrode 8 and the terminal electrode 9 by patterning (FIG. 8 (e)).
0018 [0018]
本実施の形態によれば、上記実施の形態1と同様に、図2に示すようなゲートレイヤー構造をとっているため、図3に示すような断線14、パターン欠陥15に対して実施の形態1と同様の効果がある。 According to this embodiment, as in the first embodiment, since the taking gate layer structure as shown in FIG. 2, the embodiment with respect to disconnection 14, pattern defect 15 as shown in FIG. 3 there is a similar effect as the 1. また、ゲートレイヤーとして低抵抗材料のMoを使用した場合、ソース電極および配線11、ドレイン電極12を形成するCr膜のエッチング時、さらに画素電極のITOをエッチング時に、一般的な塩酸、硝酸を主成分とするエッチング液によってシリコン窒化膜の欠損部で腐食を生じ断線14を生じ易いが、本実施の形態の構造では断線14による線状欠陥が生じ難いので、線状欠陥の発生確率を低減する効果がさらに高くなる。 Also, when using Mo low resistance material as a gate layer, the source electrode and the wiring 11, the etching of the Cr film for forming the drain electrode 12, further an ITO pixel electrode during etching, general hydrochloric, nitric main Although prone to breakage 14 corroded at the defect portion of the silicon nitride film by an etchant whose components, the structure of this embodiment since hardly occurs linear defects due to disconnection 14, to reduce the probability of occurrence of line defects effect is further increased. また、本実施の形態においても、追加露光を行った場合に実施の形態1と同様に配線間の短絡の発生確率を更に低減できる。 Also in the present embodiment, further possible to reduce the possibility of occurrence of short circuit between Similarly wiring as in the first embodiment when performing additional exposure. また、冗長配線3幅を仕上がり寸法で2μm程度とすることは実施の形態1と同様に開口率を上げることができる。 Also, to 2μm about the redundancy line 3 width finished size can increase the embodiment 1 similarly to the aperture ratio of the embodiment.
なお、本実施の形態ではゲート電極および配線2の材料としてMoを用いたが、Al、Mo、Cu膜またはこれらを主成分とする合金等を用いてもよい。 Although using Mo as the material of the gate electrode and the wiring 2 in this embodiment, Al, Mo, an alloy may be used such as a Cu film or a main component thereof. また、ゲート配線2およびソース配線11等の信号配線を接続端子部へ接続する配線の材料としてTiを用いたが、Cr、W、Ti、Ta等を用いてもよい。 Although Ti is used as the material of wiring for connecting the signal lines such as gate lines 2 and the source line 11 to the connection terminal portion, Cr, W, Ti, may be used Ta or the like.
0019 [0019]
実施の形態3. Embodiment 3.
図9は、本発明の実施の形態3であるチャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いたTFTアレイ基板の製造工程を示す断面図である。 Figure 9 is a sectional view showing a TFT array substrate manufacturing process using a channel etch type amorphous silicon thin film transistor according to a third embodiment of the present invention. 図中、同一、相当部分には同一符号を付し説明を省略する。 In the figures, the same, in which parts like or corresponding to those not described bear the same reference numerals.
本実施の形態におけるTFTアレイ基板の製造工程を図について説明する。 The manufacturing process of the TFT array substrate of the present embodiment FIG explained. まず、ガラス基板1の表面に、Nd組成0.5at.%のAl-Nd系合金膜をスパッタリングにより200nm程度成膜する。 First, the surface of the glass substrate 1 to 200nm about by sputtering an Nd composition 0.5 at.% Of Al-Nd alloy film. 次にポジレジストを用い、レジストパターニングを行う。 Then using a positive resist, the resist is patterned. その際に一度、設計レジストパターンとなるマスクパターンを用いて適正露光量で露光後、再度設計レジストパターンより3μm程度太めのマスクパターンを用い、適正露光量の2倍〜10倍程度のエネルギーで露光を行う。 Once that time, after the exposure in proper exposure amount using a mask pattern to be designed resist pattern, using a 3μm approximately thicker mask patterns than the design resist pattern again, exposure at an energy of 2 times to 10 times the proper exposure amount I do.
次に、リン酸、酢酸および硝酸を主成分とするエッチング液を用い、Al系合金膜のエッチングを行い、図9(a)および図2に示すようなゲート電極および配線2、冗長配線3および枝状の補助容量電極4、遮光パターン4aを形成する。 Next, using an etchant which phosphoric acid, acetic acid, and nitric acid as a main component, etching of the Al-based alloy film, FIG. 9 (a) and the gate electrode and the wiring 2 as shown in FIG. 2, the redundant wiring 3 and branch of the auxiliary capacitance electrode 4, forming the light-shielding pattern 4a. この際に、エッチング液の硝酸濃度を適当に調整することによって、Al合金膜はテーパー形状に加工され、膜厚が300nm以上になってきた場合の上層の断線等を防止できる。 At this time, by adjusting the nitric acid concentration of the etching solution suitably, Al alloy film is processed into a tapered shape, thereby preventing the upper layer such as disconnection when the film thickness has become more 300 nm. 本実施の形態では、膜厚を200nmとしたので、ストレートエッチングでも構わない。 In this embodiment, since the film thickness was 200 nm, it may be a straight etching. また、信号配線を画素外にある接続端子部へ導く配線部については冗長配線構造にするのは困難であるため、Cr等を用いるか、またはCr等でAl系合金表層を覆う等してさらに断線の発生確率を低減することができる。 Further, since the wiring section leading to the connection terminal portion with the signal lines outside the pixel are difficult to the redundant wiring structure, and further such as to cover the Al alloy surface layer by either using Cr or the like, or Cr, it is possible to reduce the probability of occurrence of disconnection.
0020 [0020]
次に、PCVDによってシリコン窒化膜よりなるゲート絶縁膜5、アモルファスシリコン膜6、n+型アモルファスシリコン膜7をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。 Next, a silicon nitride gate insulating film 5 made of a film, an amorphous silicon film 6, n + -type amorphous silicon film 7 respectively, for example 500 nm, 200 nm, is 50nm approximately continuously formed by PCVD. さらに、トランジスタのチャネル部分を形成するため、アモルファスシリコン膜6およびn+アモルファスシリコン膜7を島状にパターニングする(図9(b))。 Furthermore, in order to form a channel portion of the transistor, patterning the amorphous silicon film 6 and the n + amorphous silicon film 7 into an island shape (FIG. 9 (b)). 次に、ITO膜をスパッタリングによって例えば100nm程度成膜し、パターニングによって画素電極8および端子電極9を形成し、さらに、端子部分のコンタクトホール10を形成する(図9(c))。 Next, an ITO film is 100nm approximately deposited for example by sputtering, to form the pixel electrode 8 and the terminal electrode 9 by patterning, and further, a contact hole 10 of the terminal portion (FIG. 9 (c)).
次に、最下層が例えばCrやTi100nm程度、第2層がAl-0.2at.%Cu300nm程度、最上層がCr50nm程度の三層膜からなる金属膜を形成し、ソース電極および配線、ドレイン電極のパターニングを行い、三層膜のエッチングをする。 Then, the bottom layer, for example, Cr or Ti100nm about, the second layer is Al-0.2at.% Cu300nm about, the top layer to form a metal film composed of three-layered film of about Cr50nm, the source electrode and the wiring, the drain electrode It performs a patterning, the etching of the three-layered film. その後、ドライエッチングによってチャネル上のn+アモルファスシリコン膜7を除去することにより、ソース電極および配線11、ドレイン電極12を形成した後、レジストを除去する(図9(d))。 Thereafter, by removing the n + amorphous silicon film 7 on the channel by dry etching, the source electrode and the wiring 11, after forming the drain electrode 12, the resist is removed (FIG. 9 (d)). 最後にTFTを保護するために、シリコン窒化膜等の絶縁膜13で覆い、画素電極8および端子電極9上の絶縁膜13は除去する(図9(e))。 To finally protect the TFT, covered with an insulating film 13 such as a silicon nitride film, the insulating film 13 on the pixel electrode 8 and the terminal electrode 9 is removed (FIG. 9 (e)). なお、本実施の形態では、ソース、ドレイン材料として三層膜を用いたが、配線抵抗、画素電極形成プロセス等で特に問題を生じなければ、Mo、Cr等の単層膜、下層Cr、上層Al系合金等の二層膜でもかまわない。 In this embodiment, the source, was used a three-layer film as a drain material, wiring resistance, unless cause particular problem in the pixel electrode formation process or the like, Mo, single layer film such as Cr, the lower Cr, the upper layer it may be a two-layer film such as Al alloy. また、ゲート配線2の材料としてNd組成0.5at.%のAl-Nd系合金膜を用いたが、Nd組成0.1%以上5%未満であればよい。 Although using a Nd composition 0.5 at.% Of Al-Nd alloy film as the material of the gate line 2, may be less than 5% Nd composition 0.1% or more.
0021 [0021]
本実施の形態によれば、上記実施の形態1および2と同様に、図2に示すようなゲートレイヤーでの構造をとっているため、図3に示すような断線14、パターン欠陥15に対して実施の形態1および2と同様の効果があり、従来多発していたゲートレイヤーでの断線による不良、短絡による不良を低減することができる。 According to this embodiment, as in the first and second embodiments, since taking the structure of the gate layer shown in FIG. 2, to break 14, the pattern defect 15 as shown in FIG. 3 It has the same effect as the first and second embodiments Te, defects due to disconnection of a conventional multiple to have a gate layer, it is possible to reduce defects due to short-circuit. また、本実施の形態では、ゲートレイヤーとして低抵抗材料のAl系合金を使用しているが、従来は画素電極8を形成するITOをエッチングする際、一般的な塩酸、硝酸を主成分とするエッチング液にシリコン窒化膜の欠損部で腐食を生じ、断線を発生しやすいため、これを防止するためにパターニング前にブラシ等の接触式の洗浄を行わないようにしていた。 Further, in this embodiment, the use of the Al-based alloy of a low resistance material as a gate layer, conventionally when etching the ITO to form a pixel electrode 8, generally hydrochloric acid, nitric acid as a main component corroded by the defect of the silicon nitride film in an etching solution, because prone to breakage, was not performed a contact of the cleaning brush or the like before patterning in order to prevent this. このため、パターン欠陥15を生じやすく、Al系合金膜を使用することの障害となっていた。 Therefore, prone to pattern defect 15, has been an obstacle to the use of Al-based alloy film. 本実施の形態では、断線14による線状欠陥の発生確率をさらに低減でき、パターン欠陥15による配線間の短絡の発生確率も低減できたために、Al系合金を単層で用いることが可能となった。 In the present embodiment, can be further reduced the probability of occurrence of line defects due to disconnection 14, because of also reducing the probability of a short circuit between the wiring by the pattern defect 15, a an Al-based alloy can be used in a single layer It was.
0022 [0022]
また、Al-Cu、Al-Si等の一般的なAl系合金を用いた場合、その後の成膜等の熱履歴を経るとAl系合金表面にはヒロックが発生する。 Also, Al-Cu, when using a typical Al based alloys such as Al-Si, hillock is generated in the subsequent when undergoing heat history of film such as an Al-based alloy surface. このヒロックを生じると、ヒロック部分をシリコン窒化膜が覆いきれず、ITOエッチングの際に配線の至るところで腐食断線が発生する。 If produce this hillock, the hillock portions not completely cover the silicon nitride film, corrosion disconnection everywhere wiring during ITO etching occurs. このような場合には本発明のような冗長配線3を設けてもゲート配線2と冗長配線3双方ともに断線14が発生し、本発明の効果が低減する。 Such disconnection 14 to the redundant wiring 3 both the gate line 2 is also provided with a redundancy line 3 as in the present invention when the generated effect of the present invention is reduced. このような断線14を防止するため、本実施の形態では、Al系合金として、Al-Nd0.5at.%を使用しており、表面にヒロックが発生しない。 To prevent such breakage 14, in the present embodiment, as an Al-based alloy, we use Al-Nd0.5at.%, Hillock on the surface does not occur. このため、低抵抗のAl系合金の場合にも、本発明の構造が有効となる。 Therefore, in the case of low resistance of the Al-based alloy, the structure of the present invention is effective. また、本実施の形態においても、追加露光を行った場合に実施の形態1および2と同様に配線間の短絡の発生確率を更に低減できる。 Also in this embodiment, the probability of occurrence of short circuit between Similarly when performing additional exposure to the first and second embodiments wiring can be further reduced. また、冗長配線3幅を仕上がり寸法で2μm程度とすることにより、実施の形態1および2と同様に開口率を上げることができる。 Further, with the 2μm about redundant wiring 3 width finished dimension, it can be increased aperture ratio as well as the first and second embodiments.
0023 [0023]
実施の形態4. Embodiment 4.
以下に、本発明の実施の形態4を図について説明する。 The following describes FIG Embodiment 4 of the present invention. 図10は、本発明の実施の形態4であるチャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いたTFTアレイ基板のゲートレイヤーでの平面図、図11は図10中のA−B断面図である。 Figure 10 is a plan view of the gate layer of the TFT array substrate using the channel etch type amorphous silicon thin film transistor according to a fourth embodiment of the present invention, FIG 11 is a A-B cross section in FIG. 10. なお、図中、同一、相当部分には同一符号を付し説明を省略する。 Incidentally, omitted in the figure, the same, in which parts like or corresponding to those descriptions designated by the same reference numerals. 本実施の形態によるTFTアレイ基板は、枝状の遮光パターン4bの先端部を、冗長配線3と電気的に分離したことを特徴とするものである。 TFT array substrate according to the present embodiment is characterized in that the tip of the branch of the light-shielding pattern 4b, and electrically isolated from the redundancy line 3.
0024 [0024]
本実施の形態におけるTFTアレイ基板の製造工程を説明する。 Explaining the manufacturing process of the TFT array substrate in this embodiment. まず、ガラス基板1の表面に、例えばCr等の金属膜をスパッタリングにより400nm程度成膜する。 First, the surface of the glass substrate 1, for example, a metal film such as Cr to 400nm approximately formed by sputtering. 次にポジレジストを用い、レジストパターニングを行う。 Then using a positive resist, the resist is patterned.
次に、硝酸第二セリウムアンモン、硝酸を主成分とするエッチング液を用い、Cr膜のエッチングを行い、図10および図11に示すようなゲート電極および配線2、冗長配線3および枝状の補助容量電極4、遮光パターン4bを形成する。 Next, ceric nitrate ammon, using an etching solution mainly composed of nitric acid, etching is performed Cr film, the gate electrode and the wiring 2 as shown in FIGS. 10 and 11, redundancy line 3 and the branch of the auxiliary capacitor electrodes 4 to form a light-shielding pattern 4b. 本実施の形態では、枝状の遮光パターン4bの先端部が冗長配線3と電気的に分離するように、3μm程度の隙間をあける構造とする。 In this embodiment, as the distal end portion of the branch of the light-shielding pattern 4b to separate redundant lines 3 electrically, a structure to open the gap of about 3 [mu] m. エッチングの際、エッチング液に硝酸が含まれているため、Cr膜はテーパー形状に加工され、膜厚が300nm以上になってきた場合の上層の断線等を防止できる。 During etching, because it contains nitric acid etchant, Cr film is processed into a tapered shape, thereby preventing the upper layer such as disconnection when the film thickness has become more 300 nm. なお、本実施の形態ではゲート材料としてCr膜を用いたが、上記実施の形態2および3と同様に、低抵抗材料であるMoやAl系合金を用いても同様の効果が得られる。 Incidentally, in the present embodiment is used a Cr film as a gate material, as in Embodiment 2 and 3 of the above embodiment, the same effect even by using a Mo or Al alloy which is a low resistance material is obtained.
次に、PCVDによってシリコン窒化膜よりなるゲート絶縁膜5、アモルファスシリコン膜6、n+型アモルファスシリコン膜7を連続成膜し、それ以降の工程は上記実施の形態1と同様である。 Next, the gate insulating film 5 made of a silicon nitride film by PCVD, an amorphous silicon film 6, n + -type amorphous silicon film 7 are continuously formed, the subsequent steps it is the same as in the first embodiment.
0025 [0025]
本実施の形態によれば、図12に示すような断線14が起こった場合、冗長配線3を持つゲートレイヤーの構造をとっているため、信号は冗長配線3を伝わることができ、線状の欠陥とはならない。 According to this embodiment, when a break 14 as shown in FIG. 12 has occurred, since taking the structure of the gate layer with redundant lines 3, signal can propagate the redundancy line 3, linear not a defect. さらに、パターン欠陥15が枝状の遮光パターン4bの先端部分に発生し、遮光パターン4bの先端部とゲート電極及び配線2が電気的に短絡した場合でも、冗長配線3とは電気的に分離しているため、線状の表示欠陥とはならない。 Further, produced at the tip portion of the branched light-shielding pattern 4b pattern defect 15, the distal end portion and the gate electrode and the wiring 2 of the light-shielding pattern 4b even when electrically shorted, electrically separated from the redundant wiring 3 and for that, not a linear display defect. このように、本実施の形態によれば、従来多発していたゲートレイヤーでの断線、短絡による不良を低減することが可能である。 Thus, according to this embodiment, disconnection of the gate layer which has been conventionally frequently, it is possible to reduce defects due to short-circuit.
0026 [0026]
なお、上記実施の形態1〜4では、TFTアレイ基板の製造に一般的に使用されることの多いポジレジストを用いたが、ゲート工程のみネガレジストを用いることにより、レジスト残が発生し難い。 In the first to fourth embodiments, although using more positive resist be commonly used in the manufacture of a TFT array substrate, by using a negative resist only gate process, a resist residue is less likely to occur. ネガレジストの場合には、異物16そのものがマスクとなってエッチング残が起こる場合のみ短絡となる。 In the case of negative resist, the foreign matter 16 itself is only short if the etching residue occurs as a mask. この場合もパターン欠陥15のサイズは小さいため、配線間の短絡の発生確率を低減できる。 In this case small size of the pattern defect 15 is also possible to reduce the possibility of occurrence of a short circuit between wirings.
また、上記実施の形態1〜4では、チャネルエッチング型のアモルファスシリコン薄膜トランジスタを用いたTFTアレイ基板について述べたが、チャネル保護膜型のアモルファスシリコン薄膜トランジスタを用いた場合にも同様の効果を得ることができる。 Further, in the first to fourth embodiments have dealt with the TFT array substrate using the channel etch type amorphous silicon thin film transistor, but also in the case of using an amorphous silicon thin film transistor channel protective film type obtain the same effect it can.
また、上記実施の形態1〜4によるTFTアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板との間に液晶を配置することにより、高開口率で表示品質に優れた液晶表示装置を高歩留まりで製造することが可能となる。 Also, a TFT array substrate according to the first to fourth embodiments, by disposing the liquid crystal between the counter electrode substrate having a transparent electrode and a color filter, a liquid crystal display device having excellent display quality with a high aperture ratio it is possible to manufacture with a high yield.
【0027】 [0027]
【発明の効果】 【Effect of the invention】
以上のように、本発明によれば、ゲート配線から隣接する画素電極の両側部に沿って垂直に伸びた枝状の補助容量電極と、隣接するゲート配線とのほぼ中央に位置するようにゲート配線と平行に配置され、枝状の補助容量電極とその先端部で交差する冗長配線と、冗長配線とこの冗長配線と隣接するゲート配線との間に画素電極の両側部に沿って配置され、冗長配線と垂直な方向に隣接するゲート配線の近傍まで伸びた枝状の遮光パターンを設けたので、ゲート配線に、パターニング時の欠陥やエッチングの際のレジストの剥がれ等に起因する断線が生じた場合にも、信号は冗長配線を伝わることができ、また、ゲート配線にパターン欠陥が発生した場合にも、枝状の遮光パターンの先端部付近に発生しない限り短絡とはならないため、TF As described above, according to the present invention, a branch of the auxiliary capacitance electrode extending vertically along the sides of the pixel electrodes adjacent the gate wiring so as to be located substantially in the center between the adjacent gate lines Gate wiring and arranged in parallel, along the sides of the pixel electrode between the branch of the auxiliary capacitance electrode and the redundancy line that intersect at the distal end, a redundant wiring and Ruge over preparative wiring be adjacent to the redundancy line is arranged, it is provided with the branch-like light-shielding pattern extending to the vicinity of the gate line adjacent to the redundant wiring and a direction perpendicular to the gate line, due to the peeling of the resist during defects and etching for patterning disconnection since in each case occurring, signals can propagate the redundant wiring, also, even if the pattern defect occurs in the gate wiring, not a short-circuit unless occur in the vicinity of the tip portion of the branched light-shielding pattern, TF アレイ基板の断線、短絡に起因する線状の表示欠陥の発生を防ぐことができ、高開口率で表示品質に優れた液晶表示装置を得ることが可能である。 Disconnection of the array substrate, it is possible to be able to prevent the occurrence of the linear display defects due to short-circuit to obtain a liquid crystal display device having excellent display quality with a high aperture ratio.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の実施の形態1であるTFTアレイ基板の製造方法を示す断面図である。 1 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a first embodiment of the present invention.
【図2】 本発明の実施の形態1であるTFTアレイ基板のゲートレイヤーでの平面図である。 2 is a plan view of the gate layer of the TFT array substrate according to a first embodiment of the present invention.
【図3】 本発明の実施の形態1であるTFTアレイ基板の作用を説明する平面図である。 3 is a plan view for explaining the operation of the TFT array substrate according to a first embodiment of the present invention.
【図4】 TFTアレイ基板におけるパターン欠陥発生機構を説明する図である。 4 is a diagram illustrating the pattern defect generation mechanism in the TFT array substrate.
【図5】 追加露光エネルギーに対するパターン欠陥サイズを示す図である。 5 is a diagram showing a pattern defect size for the additional exposure energy.
【図6】 追加露光によるパターン欠陥サイズ縮小効果を説明する図である。 6 is a diagram illustrating the pattern defect size reduction effect by adding exposure.
【図7】 露光エネルギーとパターン細りの関係を示す図である。 7 is a diagram showing the relationship between the thinning exposure energy and pattern.
【図8】 本発明の実施の形態2であるTFTアレイ基板の製造方法を示す断面図である。 8 is a sectional view showing a manufacturing method of a TFT array substrate according to a second embodiment of the present invention.
【図9】 本発明の実施の形態3であるTFTアレイ基板の製造方法を示す断面図である。 9 is a sectional view showing a manufacturing method of a TFT array substrate according to a third embodiment of the present invention.
【図10】 本発明の実施の形態4であるTFTアレイ基板のゲートレイヤーでの平面図である。 10 is a plan view of the gate layer of the TFT array substrate according to a fourth embodiment of the present invention.
【図11】 本発明の実施の形態4であるTFTアレイ基板のゲートレイヤーでのA−B断面図である。 11 is a A-B cross-sectional view of the gate layer of the TFT array substrate according to a fourth embodiment of the present invention.
【図12】 本発明の実施の形態4であるTFTアレイ基板の作用を説明する平面図である。 12 is a plan view for explaining the operation of the TFT array substrate according to a fourth embodiment of the present invention.
【図13】 (a)は従来の共通補助容量方式のTFTアレイ基板のゲートレイヤーでの平面図、(b)はアレイ工程完成時の平面図である。 13 (a) is a plan view of the gate layer of the TFT array substrate of a conventional common auxiliary capacitance type, (b) is a plan view when array process completed.
【図14】 (a)は従来の補助容量オンゲート方式のTFTアレイ基板のゲートレイヤーでの平面図、(b)はアレイ工程完成時の平面図である。 [14] (a) is a plan view of the gate layer of the TFT array substrate of the conventional storage capacitance on-gate type, (b) is a plan view when array process completed.
【図15】 従来の共通補助容量方式のTFTアレイ基板の製造方法を示す断面図である。 15 is a sectional view showing a manufacturing method of a TFT array substrate of a conventional common auxiliary capacitance method.
【図16】 従来のTFTアレイ基板の問題点を説明する図である。 16 is a diagram of the problem will be described a conventional TFT array substrate.
【図17】 (a)は従来の冗長配線を用いたTFTアレイ基板のゲートレイヤーでの平面図、(b)はアレイ工程完成時の平面図である。 17] (a) is a plan view of the gate layer of the TFT array substrate using a conventional redundancy line, (b) is a plan view when array process completed.
【図18】 従来の冗長配線を用いたTFTアレイ基板の作用と問題点を説明する図である。 18 is a diagram for explaining the problems the action of the TFT array substrate using a conventional redundancy line.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 ガラス基板、2 ゲート電極および配線、3 冗長配線、 1 glass substrate, 2 a gate electrode and the wiring, 3 redundant wiring,
4 補助容量電極、4a、4b 遮光パターン、5 ゲート絶縁膜、6 アモルファスシリコン膜、7 n+型アモルファスシリコン膜、8 画素電極、9 端子電極、 4 auxiliary capacitance electrode, 4a, 4b shielding pattern, 5 a gate insulating film, 6 amorphous silicon film, 7 n + -type amorphous silicon film, 8 pixel electrode, 9 terminal electrodes,
10 コンタクトホール、11 ソース電極および配線、 10 a contact hole, 11 a source electrode and the wiring,
12 ドレイン電極、13 絶縁膜、14 断線、15 パターン欠陥、 12 drain electrode, 13 insulating film, 14 break, 15 pattern defects,
16 異物、17 レジスト、17a 露光されたレジスト、18 マスク、 16 foreign matters, 17 resist, 17a exposed resist, 18 mask,
19 共通配線、22 金属薄膜。 19 common wiring, 22 metal thin film.

Claims (9)

  1. 透明絶縁性基板上に複数本形成されたゲート配線、 A plurality of the formed gate wirings on a transparent insulating substrate,
    上記ゲート配線と交差する複数本のソース配線、 A plurality of source lines crossing the gate lines,
    上記ゲート配線と上記ソース配線の各交点に設けられた薄膜トランジスタに接続された透明導電膜よりなる画素電極、 The gate line and the pixel electrode made of a transparent conductive film connected to the thin film transistor provided in each intersection of the source line,
    上記ゲート配線から隣接する画素電極の両側部に沿って垂直に伸びた枝状の電極であって、上記画素電極の一部との間に絶縁膜を挟んで補助容量を形成する補助容量電極、 A branched electrodes extending vertically along the sides of the pixel electrodes adjacent from the gate line, an auxiliary capacitance electrodes forming a storage capacitance across the insulating film between a portion of the pixel electrode,
    隣接するゲート配線とのほぼ中央に位置するように上記ゲート配線と平行に配置され、上記枝状の補助容量電極の先端部と交差し上記補助容量電極を介して上記ゲート配線と接続された冗長配線、 Disposed substantially parallel to the gate wiring and to be positioned at the center of the adjacent to Ruge over preparative wiring, the upper Symbol gate wiring intersecting with the distal end of the branch of the auxiliary capacitance electrode through the storage capacitor electrode connected redundancy line,
    上記冗長配線と、この冗長配線と上記隣接するゲート配線との間に上記画素電極の両側部に沿って配置され、上記冗長配線と垂直な方向に上記隣接するゲート配線の近傍まで伸びた枝状のパターンであって、その一部が上記画素電極の一部と重なる遮光パターン、 And said redundancy line, are arranged along the opposite sides of the pixel electrodes between the redundant wiring and the adjacent gate lines, like branches extending to the vicinity of the adjacent gate lines in the redundant wiring and a direction perpendicular a pattern of light-shielding pattern partially overlaps with a portion of the pixel electrode,
    上記画素電極より構成される画像表示部周辺に設けられ、上記ゲート配線およびソース配線に外部信号を入力する接続端子部を備えたことを特徴とするTFTアレイ基板。 Provided in the image display unit near composed of the pixel electrode, TFT array substrate, characterized in that it comprises a connection terminal portion for inputting an external signal to the gate wiring and the source wiring.
  2. 上記遮光パターンは、上記冗長配線と電気的に接続され、上記画素電極の一部との間に絶縁膜を挟んで補助容量を形成することを特徴とする請求項1記載のTFTアレイ基板。 The light shielding pattern is the redundant wiring and electrically connected, TFT array substrate of claim 1, wherein the forming the auxiliary capacitance across the insulating film between a portion of the pixel electrode.
  3. 上記遮光パターンは、上記冗長配線と電気的に分離されていることを特徴とする請求項1記載のTFTアレイ基板。 The light shielding pattern, TFT array substrate according to claim 1, characterized in that it is the redundant wiring and electrically isolated.
  4. 上記ゲート配線、上記補助容量電極、上記遮光パターン、および上記冗長配線は、それぞれ同材料で同層に形成されていることを特徴とする請求項1〜請求項3のいずれか一項に記載のTFTアレイ基板。 The gate wiring, the storage capacitor electrode, the light-shielding pattern, and the redundant wiring, each according to any one of claims 1 to 3, characterized in that it is formed in the same layer with the same material TFT array substrate.
  5. 上記ゲート配線の材料として、Al、Mo、Cu、またはこれらを主成分とする合金のいずれかを用いることを特徴とする請求項1〜請求項4のいずれか一項に記載のTFTアレイ基板。 As the material of the gate wiring, Al, Mo, Cu or TFT array substrate according to any one of claims 1 to 4, characterized by using one of these as a main component alloy.
  6. 上記ゲート配線の材料として、Nd組成0.1%以上5%未満のAl-Nd系合金を用いることを特徴とする請求項5記載のTFTアレイ基板。 TFT array substrate according to claim 5, characterized by using the above as a material of the gate wiring, Al-Nd alloy less than 5% Nd composition 0.1% or more.
  7. 上記ゲート配線および上記ソース配線を接続端子部へ接続する配線の材料として、Cr、W、Ti、およびTaのいずれかを用いることを特徴とする請求項5または請求項6に記載のTFTアレイ基板。 As a material for wiring for connecting the gate wiring and the source wiring to the connection terminal portion, Cr, W, TFT array substrate according to claim 5 or claim 6, characterized by using any of Ti, and Ta .
  8. 上記冗長配線は、2μm以上10μm以下の線幅とすることを特徴とする請求項1〜請求項7のいずれか一項に記載のTFTアレイ基板。 The redundant wiring, TFT array substrate according to any one of claims 1 to 7, characterized in that the 10μm or less in line width than 2 [mu] m.
  9. 請求項1〜請求項8のいずれか一項に記載のTFTアレイ基板と、透明電極およびカラーフィルタを有する対向電極基板との間に液晶が配置されていることを特徴とする液晶表示装置。 A liquid crystal display device comprising the liquid crystal is disposed between the TFT array substrate according to any one of claims 1 to 8, a counter electrode substrate having a transparent electrode and a color filter.
JP32893497A 1997-11-28 1997-11-28 The liquid crystal display device using Tft array substrate and this Expired - Fee Related JP4217287B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32893497A JP4217287B2 (en) 1997-11-28 1997-11-28 The liquid crystal display device using Tft array substrate and this

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32893497A JP4217287B2 (en) 1997-11-28 1997-11-28 The liquid crystal display device using Tft array substrate and this

Publications (2)

Publication Number Publication Date
JPH11160732A JPH11160732A (en) 1999-06-18
JP4217287B2 true JP4217287B2 (en) 2009-01-28

Family

ID=18215736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32893497A Expired - Fee Related JP4217287B2 (en) 1997-11-28 1997-11-28 The liquid crystal display device using Tft array substrate and this

Country Status (1)

Country Link
JP (1) JP4217287B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4118484B2 (en) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JP2001257350A (en) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd Semiconductor device and its preparation method
JP4683688B2 (en) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 Method for manufacturing liquid crystal display device
US6900084B1 (en) 2000-05-09 2005-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a display device
US7557373B2 (en) 2004-03-30 2009-07-07 Toshiba Matsushita Display Technology Co., Ltd. Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith
KR101086477B1 (en) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 Method For Fabricating Thin Film Transistor Substrate for Display Device
JP5023558B2 (en) * 2006-06-02 2012-09-12 大日本印刷株式会社 Acceleration sensor and manufacturing method thereof

Also Published As

Publication number Publication date
JPH11160732A (en) 1999-06-18

Similar Documents

Publication Publication Date Title
JP3625598B2 (en) A method of manufacturing a liquid crystal display device
US7351623B2 (en) Liquid crystal display device and fabricating method thereof
KR100814183B1 (en) Substrate for liquid crystal display device and liquid crystal display device using the same
CN1268968C (en) LCD and making method thereof
KR100726132B1 (en) A method for fabricating array substrate for liquid crystal display device and the same
US6696324B2 (en) Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same
JP4801828B2 (en) Method for manufacturing thin film transistor substrate for liquid crystal display device
KR950002420B1 (en) Tft substrate liquid crystal display panel and device
US7768621B2 (en) Manufacturing method for a liquid crystal display
US7176496B2 (en) Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
KR101575750B1 (en) Thin film transistor array panel and manufacturing method of the same
US7515243B2 (en) Display device and method for repairing line disconnection thereof
CN1145840C (en) Liquid crystal display device and mfg. method thereof
JP5138633B2 (en) Method for manufacturing wiring contact structure
JP3463006B2 (en) Manufacturing method and a liquid crystal display device of a liquid crystal display device
US6614494B2 (en) Repairable thin film transistor matrix substrate and method of repairing the substrate
US7189998B2 (en) Thin film transistor array panel for a liquid crystal display
US6338989B1 (en) Array substrate for use in liquid crystal display device and method of manufacturing the same
KR100391157B1 (en) array panel of liquid crystal display and manufacturing method thereof
US8488076B2 (en) Liquid crystal display device and method of fabricating the same
KR100372579B1 (en) A method for fabricating array substrate for liquid crystal display device and the same
US7545463B2 (en) Liquid crystal display device and fabricating method thereof
JP4761600B2 (en) Thin film transistor substrate for liquid crystal display device and manufacturing method thereof
US7986380B2 (en) Liquid crystal display of horizontal electric field applying type and fabricating method thereof
US6493048B1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070412

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070619

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081001

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees