JPH0413290A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、リフレッシュを必要とするメモリの消費電力
を節約するためのメモリ制御回路に関する。

［従来の技術］ ＤＲＡＭ　（ダイナミックＲＡＭ）は、コンデンサに電
荷を蓄えることによって情報を記憶するため、漏れ電流
によって情報が消えてしまわないうちにリフレッシュし
てその記憶情報を書き直す必要がある。

リフレッシュ動作は、ソフトウェア的またはノへ−ドウ
ェア的に一定期間毎にリフレッシュ・サイクルとして挿
入され、所定のタイミングでメモリ・アクセス信号ＲＡ
Ｓ、ＣＡＳおよび必要に応じてリフレッシュ・アドレス
（行アドレス）が与えられることによって実現されてい
る。

［発明が解決しようとする課！］ ところで、従来のシステムは、ＤＲＡＭのメモリセルが
実際に情報を記憶しているか否かに関係なく、ＤＲＡＭ
全体を均一にリフレッシュ・サイクルに常に応動してリ
フレッシュ動作を行わせていた。

しかしながら、情報を記憶していないメモリセルへのリ
フレッシュ動作は、メモリ動作として無意味なばかりか
、多量の電力を無駄に消費し、望ましくない。

本発明は、かかる間雁点に鑑みてなされたもので、無意
味なリフレッシュを禁止してメモリ消費電力を節約する
メモリ制御回路を提供することを目的とする。

［課麗を解決するための手段］ 上記目的を達成するために、本発明のメモリ制御回路は
、記憶情報を保存するためにリフレッシュ・アドレスの
入力をしてリフレッシュを行うメモリのシステムにおい
て、リフレッシュ・アドレスで指定されるメモリセル郡
ごとにデータの書き込みを検出する書き込み検出手段と
、その検出結果を保持する書き込み履歴保持手段と、リ
フレッシュを指示する信号と書き込み履歴保持手段の状
態とに応じて各メモリセル郡に対するリフレッシュ・ア
クセスを制御するリフレッシュ制御手段とを具備する構
成とした。

［作用］ メモリセルにまだ情報が書き込まれていない間、書き込
み履歴保持手段の出力信号は所定の状態（非アクティブ
・レベル）になっている、この間に定期的にリフレッシ
ュ・サイクルが挿入されてリフレッシュ信号が所定の状
態（アクティブ・レベル）になると、リフレッシュ制御
手段は書き込み履歴保持手段の出力信号の状態（非アク
ティブ・レベル）とリフレッシュ信号の状Ｍ（アクティ
ブ・レベル）の論理をとり、当該メモリセルに対してリ
フレッシュ・アクセスを禁止し、リフレッシュをさせな
いようにすることができる。こうして、情報の保存を必
要としないメモリセルは、書き込みが行われるまで、ス
タンバイ状態にすることができる。このスタンバイ状態
では、当該メモリセルにはまだ情報が記憶されていない
ので、リフレッシュが行われなくても情報消失の間層は
なく、むしろ無意味なリフレッシュがないだけ無駄な消
費電力が部域される。

メモリセルに書き込みが行われると、書き込み検出手段
がこの書き込みを検出し、書き込み履歴保持手段がその
検出結果を保持する。リフレッシュ制御手段は、この書
き込み履歴保持手段の出力状態（アクティブ・レベル）
のもとてリフレッシュ信号がアクティブになると、当該
メモリに対するリフレッシュ・アクセスを可能にする。

これにより、メモリセルの記憶情報は保存される。

［実施例］ 第１図は、本発明の一実施例によるメモリ制御回路を適
用したシステムの主要な構成を示す。

メモリコントローラ１は、システムバス３１を介してＣ
ＰＵ　（図示せず）と接続しＳ　ＤＲＡＭ２に対しては
アドレスバス３２、データバス３３、ＤＲＡＭ制御線１
１．１２．１３を介してアクセスする。これらメモリコ
ントローラ１、ＤＲＡＭ２の構成・機能は普通のもので
ある。

この実施例が従来と異なる点は、ＤＲＡＭアクセス制御
信号ＲＡＳ、ＣＡＳを伝送するＤＲＡＭアクセス制御線
１２．１３に関してメモリコントローラ１とＤＲＡＭ２
との間に遮断回路６を設けたこと、およびこの遮断回路
６を制御するための遮断制御回路３５を設けたことであ
る。遮断制御回路３５は、リセット制御回路３、ラッチ
回路４、メモリ回路５、カウンタ８、遅延回路７、ＯＲ
回路９、遮断信号発生回路１０を含む。

システムに電源が入ると、システムバス上のシステムリ
セット信号１７が遮断制御回路３５のリセット制御回路
３および遅延回路７に供給されるにれに応動してリセッ
ト制御回路３はラッチ回路４にリセットをかける。これ
により、ラッチ回路４はラッチの内容を初期化すると同
時に、フラグメモリ・アドレスバス３４への出力を停止
する。次に、リセット制御回路３は、フラグメモリデー
タ信号１９を非アクティブ−レベルに確定し、カウンタ
８によってフラグメモリアドレスバス３４にフラグメモ
リ回路５の有するアドレスを順次出力し、所定のタイミ
ングにしたがってフラグメモリリセット信号２０を出力
し、ＯＲ回路９を介してフラグメモリ書き込み信号２２
をアクティブ・レベルとする。これにより、フラグメモ
リ回路５のすべてのアドレスに非アクティブ・レベルの
情報が書き込まれて、フラグメモリ回路５の初期化が行
われる。その後に、システムリセット信号１７が非アク
ティブとなると、リセット制御回路３はフラグメモリデ
ータ信号１９をアクティブ・レベル、フラグメモリリセ
ット信号２ｏを非アクティブ・レベルに確定し、かつフ
ラグメモリアドレスバス３４への出力を停止する。

遅延回路７はリセット信号１７を入力してから所定の期
間Ｔだけ出力側のダミー・サイクル信号２４をアクティ
ブ・レベルとする。遮断信号発生回路１０は、ダミー・
サイクル信号２４がアクティブ・レベルになっている間
、出方の遮断制御信号２５を他の入力信号（リフレッシ
ュ信号１６、フラグメモリ書き込み信号２２）に関係な
く強制的に非アクティブ・レベルとする。これにより。

遮断回路６はＯＦＦ状態（導通状［りなる。一方、この
時、メモリコントローラ１よリアクセス制御信号ＲＡＳ
、ＣＡＳが出方され、これらの制御信号ＲＡＳ、ＣＡＳ
は遮断回路６を通ってＤＲＡＭ２に供給され、ＤＲＡＭ
２の初期化を可能にする。そして、所定の時間Ｔが経過
するとダミー・サイクル信号２４が非アクティブ・レベ
ルに戻り、それに応動して遮断信号発生回路１０は他の
入力信号（リフレッシュ信号１６−フラグメモリ書き込
み信号２２）の状態によって遮断制御信号２５を介して
遮断回路６を制御する。なお、電源投入時だけではなく
、−度書き込んだ情報が不用になったとき、ソフトウェ
アによる制御ポートのアクセスによりリセット制御回路
３を介してフラグメモリ回路５の任意のアドレスに非ア
クティブ・レベルの情報を書き込むことができる。

上記のようにして初期化が終了した後、しばらくある行
アドレスで指定されるＤＲＡＭ２のメモリセル郡に対し
て書き込みが行われなかったとする。この間も、一定周
期毎にリフレッシュ・サイクルを挿入するために、シス
テムバスを介してリフレッシュ信号１６が送られてくる
。このリフレッシュ信号１６はメモリコントローラ１に
供給されるとともに、遮断信号発生回路ＩＯにも供給さ
れる。メモリコントローラ１は、リフレッシュ信号１６
に応動してリフレッシュするメモリセルを指定するため
にアドレスバス３２を介してリフレッシュ・アドレスを
出力し＋　ＤＲＡＭアクセス制御信号ＲＡＳ１２を出力
する。リフレッシュ・アドレスはＤＲＡＭ２に、ＤＲＡ
Ｍアクセス制御信号ＲＡＳ１２は遮断制御回路６および
ラッチ回路４に供給される。ラッチ回路４は、ＤＲＡＭ
アクセス制御信号ＲＡＳ１２がアクティブになった時点
でリフレッシュ・アドレスをラッチして、アドレスバス
３４に出力をして、フラグメモリ回路５に供給される。

このことによって、ＤＲＡＭ２のリフレッシュ・アドレ
スに対応したフラグメモリ回路５の記憶内容がＤＲＡＭ
書き込みフラグ２３として出力される。このときは、フ
ラグメモリ回路５は初期化されているので、ＤＲＡＭ！
き込みフラグ２３は非アクティブ・レベルとなり、遮断
信号発生回路１０に供給される。これにより、制御信号
発生回路１０は、リフレッシュ信号１６の状態（アクテ
ィブ・レベル）、ＤＲＡＭ書き込ミフラグ２３の状態（
非アクティブ−レベル）およびダミー・サイクル信号２
４の状Ｍ（非アクティブ・レベル）とに基づき、遮断制
御信号２５をアクティブ−レベルにする。これにより、
リフレッシュ・サイクルの間、遮断回路６がＯＮ状態（
遮断状態）になり、ＤＲＡＭアクセス制御信号ＲＡＳ１
２、ＣＡＳｌ　３はＤＲＡＭ２に入力されない。その結
果、リフレッシュ−サイクルにもかかわらず、ＤＲＡＭ
２でリフレッシュは行われない。

リフレッシュ・サイクルが終了してリフレッシュ信号が
非アクティブ・レベルになると、遮断信号発生回路１０
は遮断制御信号２５を非アクティブ・レベルに戻して遮
断回路６をＯＦＦ状態（導通状態）に切り替えるに のように、初期化が終了した後ＤＲＡＭ２のリフレッシ
ュ・アドレスよって指定されるメモリセルに情報が書き
込まれていない間は、定期的にリフレッシュ−サイクル
が与えられても一遮断制御回路３５におよび遮断回路６
がＤＲＡＭ２に対するアクセス制御信号ＲＡＳ１２、Ｃ
ＡＳｌ３を遮断することによって、メモリセルのリフレ
ッシュ動作が禁止化され、ＤＲＡＭ２はスタンバイ状態
に維持される。ＤＲＡＭ２のそのメモリセルには何らの
情報も記憶していないから、リフレッシュの動作の禁止
化によってメモリの機能に何ら支障も来すことはない、
かえって、無意味なリフレッシュのための無駄な電力を
消費しなくてすむので、電力を節減することができる６ ＤＲＡＭ２に情報が書き込まれるとき、メモリコントロ
ーラ１は、システムバスよりのメモリアドレスおよび制
御信号を受け、アドレスバス３２上に行アドレス及び列
アドレスを送出するとともに、ＤＲＡＭ書き込み信号Ｗ
ＥＬＬおよびアクセス制御信号ＲＡＳ１２、ＣａＳｉ２
をそれぞれ所定のタイミングでアクティブ・レベルにす
る。また、データバス３３には書き込まれるべきデータ
が与えられる。このとき、リフレッシュ信号１６は非ア
クテイブ状態であり、これにより遮断信号発生回路１０
は遮断制御信号２５を非アクティブ・レベルとし、遮断
回路６はＯＦＦ状態（導通状態）とする、これにより、
ＤＲＡＭアクセス制御信号ＲＡＳ１２、ＣａＳｉ２は遮
断回路６を通ってＤＲＡＭ２に与えられることにより、
ＤＲＡＭ２において書き込み動作が行われ、アドレスさ
れた番地にデータが書き込まれる。一方、ラッチ回路４
は、ＤＲＡＭ２に供給された行アドレスをラッチしてフ
ラグメモリ回路５に出力する６そして＋　ＤＲＡＭ書き
込み信号ＷＥＬＬがアクティブ・レベルになると、ＯＲ
回路９を介してフラグメモリ書き込み信号２２がアクテ
ィブ・レベルになる。これにより、フラグメモリ回路５
の行アドレスに対応した番地にフラグメモリデータ信号
１９の状態（アクティブ−レベル）が記憶される。

ＤＲＡＭ２のメモリセルに対して、リフレッシュが行わ
れようとしたときは、リフレッシュ・アドレスがラッチ
回路４によってラッチされて、フラグメモリ回路５に対
して与えられて、ＤＲＡＭ２のリフレッシュ・アドレス
に対応したフラグメモリ回路５の記憶内容がＤＲＡＭｗ
き込みフラグ２３として出力される。

一度Ｓ　ＤＲＡＭ２のデータの書き込みが行われたメモ
リセルに対して、リフレッシュが行われようとしたとき
は、ＤＲＡＭ２のデータの書き込み時にフラグメモリ回
路５に記憶されたアクティブ・レベル情報がＤＲＡＭ書
き込みフラグ２３に出力される。これにより、遮断信号
発生回路１０は、遮断制御信号２５を非アクティブ・レ
ベルにし、遮断回路６をＯＦＦ状態（導通状態）にする
。

したがって、定期的なリフレッシュサイクルが来ても、
メモリコントローラ１からのＤＲＡＭアクセス制御信号
ＲＡＳ１２、ＣａＳｉ２は遮断回路６を通ってＤＲＡＭ
２に供給され、ＤＲＡＭ２の書き込みがされているメモ
リセルに対するリフレッシュ動作が行われ、記憶情報は
保存される。

第２図の一覧表は、上述したようなリフレッシュ信号１
６−　ＤＲＡＭ書き込みフラグ２３．ダミー・サイクル
信号２４の状態および遮断回路６の状態との関係を示す
。

［発明の効果］ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。

情報の保存のためにリフレッシュを必要とするメモリの
中で、情報の保存を必要としないメモリセル（例えば、
まだ情報が書き込まれていないメモリあるいは一度書き
込まれた情報が不用となったメモリセルＪに対しては、
個々のメモリセルに対するリフレッシュを禁止してスタ
ンバイ状態にすることによりそのメモリの消費電力を節
約することができる。

【図面の簡単な説明】

第１図は、本説明の一実施例によるメモリ制御回路を適
用した構成を示すブロック図、第２図は実施例のメモリ
制御回路の作用を解説するための図である。 ■−・メモリコントローラ、 ２・・ＤＲＡＭ、 ３−・リセット制御回路。 ４−・ラッチ回路、 ５・・フラグメモリ回路。 ６・・遮断制御回路。 ７−・遅延回路。 ８・・カウンタ、 ９・・ＯＲ回路、 １０　・ １２． ３５　・ ・遮断信号出力回路。 １３　・ −ＤＲＡＭアクセス制御線、 ・遮断制御回路。

Claims (1)

1. 【特許請求の範囲】 記憶情報を保存するために、リフレッシュ・アドレスの
   入力を行うことによってリフレッシュを行う形式のメモ
   リ・システムにおいて、 前記メモリのリフレッシュ・アドレスによって指定され
   るメモリセル郡ごとにデータの書き込みを検出し、その
   結果を保持する検出手段と、リフレッシュを指示する信
   号の状態と前記書き込み検出手段の状態とに応じて、前
   記メモリセル郡に対するリフレッシュ・アクセスを制御
   するリフレッシュ制御手段とを具備することを特徴とし
   たメモリ制御回路。