JPH04125472A - パルス幅測定回路 - Google Patents
パルス幅測定回路Info
- Publication number
- JPH04125472A JPH04125472A JP24405790A JP24405790A JPH04125472A JP H04125472 A JPH04125472 A JP H04125472A JP 24405790 A JP24405790 A JP 24405790A JP 24405790 A JP24405790 A JP 24405790A JP H04125472 A JPH04125472 A JP H04125472A
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- clock
- measuring circuit
- counter
- width measuring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005259 measurement Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はパルス幅測定回路に関し、一般電子樵器のティ
ジタル回路に適用して′有用なものである。
ジタル回路に適用して′有用なものである。
〈従来の技術〉
一＃に、パルス幅の測定には、１個のクロック発生器と
１個のカウンタで構成されるパルス幅測定回路を使用す
る。
１個のカウンタで構成されるパルス幅測定回路を使用す
る。
第２図（ａｌ、（ｂｌに従来のパルス幅測定回路の構成
例とパルス幅測定時のタイミングチャートを示す。カウ
ンタ２は、イネーブル端子を持つアップカウンタである
。イネーブル端子がＨｉｇｈの時クロック信号の立上が
りエツジでカウントを実行する。パルス幅測定開始時に
は、カウンタ２の初期値は０となっている。カウンタ２
のイネーブル端子は、パルスが入力された時のみ）（ｉ
ｇｈとなり、クロック数ａがカウントされろ。この時
クロック信号の周期をＴとするとパルス幅Ｗは、次の式
％式％ 〈発明が解決しようとする課題〉 上記従来技術に係るパルス幅測定回路において、クロッ
ク周期がＴの場合には、パルス幅の測定精度は±Ｔとな
り、測定精度はクロック信号の周波数で決まってしまう
。したがって、測定精度を上げるためにはクロック周波
数を高くしなければならず、回路の動作速度を上げなけ
ればならないという欠点がある。
例とパルス幅測定時のタイミングチャートを示す。カウ
ンタ２は、イネーブル端子を持つアップカウンタである
。イネーブル端子がＨｉｇｈの時クロック信号の立上が
りエツジでカウントを実行する。パルス幅測定開始時に
は、カウンタ２の初期値は０となっている。カウンタ２
のイネーブル端子は、パルスが入力された時のみ）（ｉ
ｇｈとなり、クロック数ａがカウントされろ。この時
クロック信号の周期をＴとするとパルス幅Ｗは、次の式
％式％ 〈発明が解決しようとする課題〉 上記従来技術に係るパルス幅測定回路において、クロッ
ク周期がＴの場合には、パルス幅の測定精度は±Ｔとな
り、測定精度はクロック信号の周波数で決まってしまう
。したがって、測定精度を上げるためにはクロック周波
数を高くしなければならず、回路の動作速度を上げなけ
ればならないという欠点がある。
本発明は、上記従来技術に鑑み、クロック周波数を高（
することなしに、パルス幅の測定精度を上げることがで
きるパルス幅測定回路を提供することを目的とする。
することなしに、パルス幅の測定精度を上げることがで
きるパルス幅測定回路を提供することを目的とする。
く課題を解決するための手段〉
上記目的を達成する本発明の構成は、１ ／ ｎ（ｎは
自然数）周期づつ位相のずれたｎ個のクロック信号を発
生するクロック信号発生型と、各々のクロック数をカウ
ントするｎ個のカラン々とを３４備することを特徴とす
る。
自然数）周期づつ位相のずれたｎ個のクロック信号を発
生するクロック信号発生型と、各々のクロック数をカウ
ントするｎ個のカラン々とを３４備することを特徴とす
る。
く作 用〉
上記構成の本発明によれば１ ／ ｎ周期づつ位相のず
れたｎ個のクロック信号を用いてパルス幅を測定するの
で、単一のクロック信号でパルス幅を測定した場合にく
らべ、測定精度がｎ倍に向上する。
れたｎ個のクロック信号を用いてパルス幅を測定するの
で、単一のクロック信号でパルス幅を測定した場合にく
らべ、測定精度がｎ倍に向上する。
く実 施 例〉
以下本発明の実施例を図面に基づき詳細に説明する。
本実施例に係るパルス幅測定回路の構成例を第１図（ａ
ｌにまた第１図（ａｌにおいて行われるパルス幅測定の
タイミングチャートを第１図（ｂ）に夫々示す。本実施
例では、パルス幅測定に４本のクロック信号と４個のカ
ウンタを使用している。カウンタ２は、イネーブル端子
を持つアップカウンタである。イネーブル端子はＨｉｇ
ｈの時、クロック信号の立上がりエツジで、カウントを
実行する。パルス幅測定開始時には、カウンタ２の初期
値はすべて０となっている。４個のカウンタ２ （Ｉ
、ｎ。
ｌにまた第１図（ａｌにおいて行われるパルス幅測定の
タイミングチャートを第１図（ｂ）に夫々示す。本実施
例では、パルス幅測定に４本のクロック信号と４個のカ
ウンタを使用している。カウンタ２は、イネーブル端子
を持つアップカウンタである。イネーブル端子はＨｉｇ
ｈの時、クロック信号の立上がりエツジで、カウントを
実行する。パルス幅測定開始時には、カウンタ２の初期
値はすべて０となっている。４個のカウンタ２ （Ｉ
、ｎ。
Ｉ、ＩＶ）のイネーブル端子は、パルスが入力された時
同時にＨｉｇｈとなり４つのカウンタ２ （Ｉ、ＩＩ
、Ｉ、ＩＶ）で各々クロック数がカウントされる。４個
のカウンタ２ ＣＩ、Ｉ。
同時にＨｉｇｈとなり４つのカウンタ２ （Ｉ、ＩＩ
、Ｉ、ＩＶ）で各々クロック数がカウントされる。４個
のカウンタ２ ＣＩ、Ｉ。
］１［、ＩＶ）で測定されたクロック数の合計をａとす
ると、パルス幅Ｗは、クロック信号の周期Ｔを用いて、
次の式で求められる。
ると、パルス幅Ｗは、クロック信号の周期Ｔを用いて、
次の式で求められる。
Ｗ＝Ｑ・ （Ｔ／４）±Ｔ／４
〈発明の効果〉
重上実施例とともに具体的に説明したように本発明のパ
ルス幅測定回路では、ｎ本のクロック信号を用いてパル
ス幅を測定するｔこめ、クロック周波数を上げることな
く測定精度がｎ倍に向上する。
ルス幅測定回路では、ｎ本のクロック信号を用いてパル
ス幅を測定するｔこめ、クロック周波数を上げることな
く測定精度がｎ倍に向上する。
第１図（ａｌは本発明の実施例に係るパルス幅測定回路
を示すブロック線図、第１図（ｂｌはその各部の波形図
、第２図（ａｌは従来技術に係るパルス幅測定回路を示
すブロック線図、第２図（ｂ）はその各部の波形図であ
る。 図 面 中、 １はクロック発生器、 ２はカウンタである。
を示すブロック線図、第１図（ｂｌはその各部の波形図
、第２図（ａｌは従来技術に係るパルス幅測定回路を示
すブロック線図、第２図（ｂ）はその各部の波形図であ
る。 図 面 中、 １はクロック発生器、 ２はカウンタである。
Claims (1)
- １／ｎ（ｎは自然数）周期づつ位相のずれたｎ個のクロ
ック信号を発生するクロック信号発生器と、各々のクロ
ック数をカウントするｎ個のカウンタとを具備すること
を特徴とするパルス幅測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24405790A JPH04125472A (ja) | 1990-09-17 | 1990-09-17 | パルス幅測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24405790A JPH04125472A (ja) | 1990-09-17 | 1990-09-17 | パルス幅測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125472A true JPH04125472A (ja) | 1992-04-24 |
Family
ID=17113087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24405790A Pending JPH04125472A (ja) | 1990-09-17 | 1990-09-17 | パルス幅測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125472A (ja) |
-
1990
- 1990-09-17 JP JP24405790A patent/JPH04125472A/ja active Pending
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