JPH04123664U - 同期信号パターン発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 同期信号パターンを記憶するメモリの容量を
減らす。 【構成】 基準クロックを計数する第１のカウンタ３の
カウントアップ出力をライン周期でカウントする第２の
カウンタ４の出力を第１ＲＯＭ５に入力し、同期パター
ンの前半と後半をそれぞれ特定し、第１ＲＯＭ５の出力
の一部と第１カウンタ６の出力とを第２ＲＯＭ６に入力
して２種類の同期パターンデータを発生し、第１ＲＯＭ
５の出力にてその同期パターンデータの一方を第２セレ
クタ９にて選択する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、高品位映像信号の垂直同期信号を含む垂直帰線期間の信号を形成す る同期パターン発生回路に関する。

【０００２】

【従来の技術】

出願人は、特願平１−２１６７９３号に於て、高品位映像信号の垂直帰線期間 の信号を形成するため５種類の同期信号パターンを５ライン分メモリに記憶し適 宜その信号パターンを選択導出する構成を提案した。

【０００３】 即ち、この先願では、図６に図示する様に高品位映像信号の場合、１フレーム の各垂直帰線期間が、それぞれ４５水平ラインで構成され、各水平ラインが図７ に図示する様に５種類のパターンにより構成されていることに着目して、５種類 （５ライン分）のパターン発生データを予めＲＯＭに記憶させておき、基準クロ ックを計数した計数値をＲＯＭに対する読出アドレスとしてパターン発生データ を選択的に導出している。

【０００４】 図８は、その具体的な回路であり、水晶発振回路１が発する７４．２５ＭＨｚ の発振出力を分周回路２にて分周し、１８．５６２５ＭＨｚの分周出力を形成し ている。この分周出力が基準クロックとして第１のカウンタ３に供給される。こ の第１のカウンタ３は、水平ライン当り基準クロックを５５０クロック分計数し ている。この第１のカウンタ３の計数出力は、パターン発生データを記憶する第 ２ＲＯＭ６の下位の読出アドレスとなる。また、第２のカウンタ４は、前記第１ のカウンタ３が発生する水平同期周期のカウントアップ出力を計数している。こ の第２の計数出力を読出アドレスとする第１ＲＯＭ５は、水平同期順にパターン 選択データを記憶しており、読み出されたパターン選択データを前記第２ＲＯＭ ６に対する上位の読出アドレスとして供給している。その結果、前記第２ＲＯＭ ６からは、選択されたパターン発生データが、基準クロックに同期して順次読み 出され、ＤＡ変換回路７に供給され、垂直帰線期間内の３値の同期パターンが形 成導出される。

【０００５】

【考案が解決しようとする課題】

上述する構成に於て、第２ＲＯＭは、５ライン分のパターン発生データを記憶 する都合上、その記憶容量が大きくならざるを得ない。

【０００６】 そこで、本考案は、上述する５種類のパターン発生データが、１／２ラインを 単位として捕らえたとき、４種類のパターン発生データの組み合わせで出来てい ることに着目し、１／２ライン分のパターンデータを第２ＲＯＭに記憶すること により、その記憶容量を削減することを目的とするものである。

【０００７】

【課題を解決するための手段】

そこで、本考案は、１／２ラインを単位とする４種類のパターン発生データ、 即ち２ライン分のパターン発生データをメモリに予め記憶し、基準クロックに同 期して１／２ライン周期でパターン発生データを選択導出することを特徴とする 。

【０００８】

【作用】

よって、本考案によれば、１／２ラインを単位とする４種類のパターン発生デ ータが１／２ライン周期で順次選択されて導出され、垂直帰線期間の同期パター ンを形成する。

【０００９】

【実施例】

まず、５種類（５ライン）の信号パターンに付いて図５に従い説明する。図６ との比較で明らかな様に、図５の第１の波形パターンは第１〜５ライン及び第５ ６４〜５６７ラインの波形パターンであり、第２の波形パターンは第６ラインの 波形パターンであり、第３の波形パターンは第７〜４０ラインと第５５８〜５６ ２ラインと第５６９〜６０２ラインと第１１２１〜１１２５ラインの波形パター ンであり、第４の波形パターンは第５６３ラインの波形パターンであり、第５の 波形パターンは第５６８ラインの波形パターンである。

【００１０】 これら各ラインを、１／２ライン周期で比較すると、ａ、ｂ、ｃ、ｄの４パタ ーンに分類され、第１の波形パターンはｃのパターンの連続なり、第２の波形パ ターンはｄのパターンの連続となり、第３の波形パターンは前半がａのパターン 後半がｂのパターンとなり、第４の波形パターンは前半がｄのパターン後半がｃ のパターンとなり、第５の波形パターンは前半がｃのパターン後半がｄのパター ンとなる。

【００１１】 そこで、図３に図示する様に、パターン発生データを記憶する第２ＲＯＭはそ の容量を８Ｋビット（＝４ビット×２０４８アドレス）とし、１ライン長のパタ ーン発生データに対して０番地より７１９番地迄（第１エリア）と１０２４番地 より１７４３番地迄（第２エリア）を割り当て、更に各アドレスを上位２ビット と下位２ビットに分割し、上位下位の各２ビットに異なるパターン発生データを 記憶させている。即ち、第１エリアの上位２ビットには前半１／２ライン分にの みａのパターン発生データを記憶し、第１エリアの下位２ビットには後半１／２ ライン分にのみｂのパターン発生データを記憶し、第２エリアの上位２ビットに は１／２ライン分づつｃのパターン発生データを記憶し、第２エリアの下位２ビ ットには１／２ライン分づつｄのパターン発生データを記憶している。 更に、パターン発生データを選択する為に選択データを記憶する第１ＲＯＭは 、各水平ラインに対応するアドレスに３ビットの選択データを記憶している。こ の３ビットの選択データ（第１ＲＯＭ出力）は、第１ビットＡ₀ がエリア選択、 第２ビットＡ₁ が前半の波形パターン選択、第３ビットＡ₂ が後半の波形パター ン選択の為にそれぞれ利用される。従って、図４より明らかなように、第１の波 形パターンを選択する選択データは“１００”、第２の波形パターンを選択する 選択データは“１１１”、第３の波形パターンを選択する選択データは“００１ ”、第４の波形パターンを選択する選択データは“１１０”、第５の波形パター ンを選択する選択データは“１０１”となる。

【００１２】 図１は、上述する２種類のＲＯＭを利用して信号パターンを発生する為の本実 施例の回路ブロック図を示す。本実施例に於て、基準クロックを入力する第１の カウンタ３（水平カウンタ）は、水平ライン当り基準クロックを７２０クロック 分計数する第１の計数出力を発生する。この第１の計数出力は、パターン発生デ ータを記憶する第２ＲＯＭ６の下位の読出アドレスとして供給される。また、第 ２のカウンタ４（垂直カウンタ）は、前記第１のカウンタ３が発生する水平同期 周期のカウントアップ出力を計数して第２の計数出力を発生している。この第２ の計数出力を読出アドレスとする第１Ｒ０Ｍ５は、水平走査位置に応じた選択デ ータを発生しており、その第１ビットＡ₀ を第２ＲＯＭ６の上位の読出アドレス としてまた、第２・第３ビットＡ₁ Ａ₂ を第１データセレクタ８に供給している 。従って、前記第２ＲＯＭ６からは、前記第１ビットＡ₀ によりエリアを選択さ れた上位・下位それぞれ２ビットづつのパターン発生データが第２データセレク タ９に入力される。

【００１３】 前記第１データセレクタ８は、水平ラインの前後で反転する方形波パターン信 号Ｈを入力しており、図２に詳しく図示する様に方形波パターン信号Ｈの反転出 力と第２ビットＡ₁ の出力とを第１論理積回路１０に入力して水平ライン前半の パターン発生データを選択する論理積出力を形成し、方形波パターン信号Ｈと第 ３ビットＡ₂ の出力とを第２論理積回路１１に入力して水平ライン後半のパター ン発生データを選択する論理積出力を発生している。従って、両論理積出力を入 力する論理和回路１２からは、前記第２ＲＯＭ６が導出する２種類のパターン発 生データの一方を選択する選択信号が、導出される。第２データセレクタ９は、 この選択信号を制御入力としており、所望のパターン発生データを正しく選択し ている。

【００１４】

【考案の効果】

よって、本考案によれば同期パターンを記憶するメモリの容量を従来より少な くすることができ、その効果は大である。

【図面の簡単な説明】

【図１】本考案の１実施例の回路ブロック図である。

【図２】図１の要部回路図である。

【図３】第２ＲＯＭの記憶内容説明図である。

【図４】第１ＲＯＭの記憶内容説明図である。

【図５】同期信号パターン説明図である。

【図６】全体の信号波形説明図である。

【図７】従来の波形選択出力説明図である

【図８】従来回路ブロック図である。

【符号の説明】

３ 第１のカウンタ ４ 第２のカウンタ ５ 第１ＲＯＭ ６ 第２ＲＯＭ ８ 第１セレクタ ９ 第２セレクタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 高品位映像信号の垂直帰線期間を構成す
   る複数種類の同期信号パターンデータをメモリに記憶
   し、基準クロックに同期して所望のパターン発生データ
   を選択導出し、垂直帰線期間の信号を形成する同期パタ
   ーン発生回路に於て、前記メモリに１／２水平同期周期
   を単位とする４種類のパターン発生データを記憶し、該
   パターン発生データを選択的に読み出して垂直帰線期間
   の信号を形成することを特徴とする同期パターン発生回
   路。