JPH04106787A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は読み出し、書き込みの可能な半導体記憶装置（
以下、ＲＡＭと略す）に関し、特に書き込みと動作が容
易で記憶データをリセットすることが可能なＲＡＭに間
する。

［従来の技術］ 第６図は従来のメモリセルの一例を示す回路図であり、
従来のメモリセルは入出力ノードが互いに接続された１
対のインバータ１１，１２で構成された記憶保持部と、
記憶保持部へのデータの入出力を制御する１対のトラン
スファゲート１３゜１４を有している。ＷＤ、ＷＤは記
憶保持部への書き込み・読み出しデータの入出力端子で
あり、ＷＡは書き込み・読み出しアドレス入力端子であ
る。

第５図は第６図に示されたメモリセル１０をマトリクス
状に配置して構成された従来のＲＡＭを示しており、従
来のＲＡＭはマトリクス状に配置されたメモリセル１０
の行を選択するかをアドレス入力ＡＯ〜Ａｎにより決定
するアドレスデコーダ６０と、アドレス入力を検知し、
ビット線ＷＤＯ。

ＴＩ−ＷＤｍ、ＷＤｍをプリチャージし、該プリチャー
ジの間はワード線ＷＡＯ−ＷＡＱを非活性レベルに移行
させるようアドレスデコーダ６０を制御するプリチャー
ジ制御回路７０と、読み出した各列のデータを出力する
リードバッファ３０と、書き込み許可信号ＷＥにより各
列のビット線に書き込みデータを出力する書き込み制御
回路２０と、メモリリセット信号ＣＬＲによりアドレス
デコーダ６０を制御して全てのワード線を選択状態とす
ると共に、書き込み制御回路２０にメモリセル１０をリ
セットするデータをメモリセル１０に書き込ませるメモ
リリセット制御回路５０を備えている。ＲＡＭの書き込
み動作は、アドレス入力ＡＯ〜Ａｎ：こより、まずヒツ
ト線ＷＤＯ〜ＷＤｍ、ＷＤＯ〜ＷＤｍがプリチャージさ
れ、その後、ワード線ＷＡＯ〜ＷＡ、Ｑが選択されると
、書き込まれるメモリセル１０が決定される。その後、
書き込み許可信号「に応答して書き込みデータＤＴＮＯ
−ＤＩＮｒが書き込み制御回路２０から各列のビット線
ＷＤＯ，ＷＤＯ〜ＷＤｍ、ＷＤｍへと出力される。これ
らの書き込みデータＤＩＮＯ−ＤＩＮｍはビット線ＷＤ
、ＷＤからメモリセル１０に供給され、各メモリセル１
０の記憶保持部に書き込まれる。

ＲＡＭのリセット動作は、メモリリセット信号ＣＬＲに
よりなされる。すなわちメモリリセット信号ＣＬＲが供
給されると、書き込み制御回路２０は各列のビット線Ｗ
ＤＯ，ＷＤＯ〜ＷＤｍ、ＷＤｍへ、リセットデータを出
力する。

一方、アドレスデコーダ６０は全ワード線ＷＡＯ〜ＷＡ
交を選択状態とし、リセットデータは全メモリセル１０
に書き込まれる。

［発明が解決しようとする課題］ この従来のＲＡＭでは、書き込み動作時に、書き込み制
御部２０からの書き込みデータとメモリセル１０の記憶
保持部の出力とか競合して、書き込みデータがメモリセ
ルに書き込めないことがあるうえ、データの書き込みに
長時間を要するという問題点があった。

また、従来のＲＡＭでは全メモリデータをリセットする
には、全ビット線を選択状態としてリセットデータを全
メモリセルに書き込んでいるので、多数のワード線数を
有するＲＡＭでは、書き込み制御回路２０の電流区動力
が小さいと全メモリセルのデータをリセットするのに長
時間を要し、甚だしい場合はデータをリセットてきない
という問題点かあった。

［課題を解決するための手段］ 本発明の要旨は、記憶保持回路と該記憶保持回路へのデ
ータ経路を提供するトランスファケートとを有するメモ
リセルで構成されたメモリセルアレイと、メモリセルの
各行に共通して接続されたビット線と、書き込み許可信
号に応答して外部から供給されるデータをヒツト線に供
給する書き込み制御回路とを備えた半導体記憶装置にお
いて、上記記憶保持回路はインバータと、入力ノードと
出力ノードとが第１インバータの出力ノードと入力ノー
ドにそれぞれ接続されたクロックドインバータとを備え
、上記書き込み制御回路は上記クロックドインバータを
ハイインピーダンス状態にしてから上記データを上記ビ
ット線に供給することである。

口作用コ データの書き込みは、書き込み制御回路がメモリセルの
クロックドインバータをハイインピーダンス状態ここし
、その後、ビット線にデータを供給してインバータの出
力レベルを決定することによりなされる。

［実施例コ 次に本発明の実施例を図面を参、ｅ、ｇして説明する。

第２図は本発明の第１実施例のメモリセルの回路図であ
り、第１図は第２図ここ示されたメモリセル１０ａを含
むＲＡＭのブロック図である。

第２図を参照すると、メモリセル１０ａはインバーク１
２とクロックドインバータｌｌａで構成された記憶保持
部と、記憶保持部へのデータの出入を制御するトランス
ファゲート１３．１４とで構成されており、トランスフ
ァゲート１３．１４とクロックドインバータｌｌａは、
制御端子ＷＡ。

ＷＣ，Ｗで−をそれぞれ有している。

本実施例のＲＡＭは、マトリクス状に配置されたメモリ
セル１０ａと、メモリセル１０ａのいずれかの行を選択
するワード線ＷＡＯ−ＷＡ文をアドレス入力ＡＯ−Ａｎ
により決定するアドレスデコーダ６０と、アドレス入力
ＡＯ〜Ａｎを検知するとビット線ＷＤＯ−ＷＤｍ、ＷＤ
Ｏ〜ＷＤｍをプリチャージすると共に、その間アドレス
デコーダ６０を制御してワード線ＷＡＯ〜ＷＡ文を非活
性レベルに移行させるプリチャージ制御回路７０と、メ
モリセルＩ　Ｃ）ａの各列に接続されたビット線ＷＤＯ
−ＷＤｍ、ＷＤＯ−ＷＤｍのデータを読み出すリートバ
ッファ３０と、書き込み信号ＷＥに応答してメモリセル
１０ａの各列のクロックドインバータ制御線ＷＣ’０−
ＷＣｍ、　　Ｗの〜Ｗで１を制御して、クロックドイン
バータｌｌａをハイインピーダンスにすることによりメ
モリセルからの反転出力ビット線Ｗ］〜Ｗ工ｊをハイイ
ンピーダンス状態とし、ビット線ＷＤＯ〜ＷＤｍに書き
込みデータを出力する書き込み制御回路２０ａと、メモ
リリセット信号て■に応答して全メモリセル］Ｏａを書
き込み状態としリセットデータを書き込むようにするメ
モリリセット制御回路５０を備えている。

ＲＡＭの書き込み動作は、以下の通りである。

プリチャージ制御回路７０がアドレス入力ＡＯ〜Ａｎを
検知すると、プリチャージ制御回路７０はビット線ＷＤ
Ｏ−ＷＤｍをプリチャージする。その間、ワード線ＷＡ
Ｏ〜ＷＡ交は非選択状態となり、その後アドレス入力Ａ
Ｏ〜Ａｎで指定された１本のワード線’ｖＶＡ９Ｌが選
択され、選択されたワード線に接続されているメモリセ
ルからデータが出力される。

その後、書き込み許可信号ＷＥに応答して、書き込み許
可回路４０からの制御信号ＣＷが書き込み制御回路２０
を活性化し、書き込み制御回路２０は制御信号ＷＣＯ〜
ＷＣｍ＋　　Ｗで］〜Ｗて１により各列のメモリセルの
クロックドインバータＩｌａをハイインピーダンス状態
にする。続いて、書き込み制御回路２０はビット線ＷＤ
○〜ＷＤｍに書き込みデータ入力端子ＤＩＮＯ−ＤＩＮ
ｍのデータを転送し、ヒツト線ＷＤＯ〜Ｗ　Ｄ　ｍ上の
データは各メモリセル１０ａ内のインバータ１２に入力
されるが、記憶保持部のクロックドインバータ１１ａは
ハイインピーダンス状態なのでデータの競合を生じるこ
となく書き込み動作が確実に実行される。

データの誉き込み後クロックドインバータのハイインピ
ーダンス状態を解除することにより、データは各メモリ
セルｌｏａに保持される。

メモリセルＩＯａのリセット動作は、メモリリセット信
号ＣＬＲにより開始する。リセット制御回路５０からの
指示により、書き込み制御回路２０はヒツト線ＷＤＯ〜
ＷＤｍにリセットデータを出力し、反転出力ビットｇＷ
口〜ＷＤｍをハイインピーダンス状態とし、メモリセル
１０ａをハイインピーダンス状態の書き込み状態とする
。

その間、アドレスデコーダ６０は全ワード線を非選択状
態とし、その後全ワード線を選択状態として全メモリセ
ル１０ａにリセットデータを書き込む。

ビット線にはメモリセル］Ｏａのインバータ１２の入力
端子のみが接続されているのでリセットデータは容易に
書き込まれ、データの競合も生じないので、データ書き
込み制御回路２０の電流駆動力もそれほど大きくなくて
よい。

リセットデータ書き込み後、ハイインピーダンス状態は
解除され、全メモリセル１０ａはリセットされる。

第１図は本発明の第２実施例に含まれるメモリセルの回
路図であり、第３図は第２実施例のＲＡＭを示すブロッ
ク図である。

第２実施例のＲＡＭはインバータ１２とクロックドイン
バータＩｌａからなる記憶保持部と、記憶保持部へのデ
ータの出入りを制御するトランスファゲート１３を備え
ており、トランスファゲート１３とクロックドインバー
タ１２は制御端子ＷＡと、ＷＣ，Ｗてとをそれぞれ有し
ている。

第３図に示されたＲＡＭは、ビット線ＷＣＯ〜ＷＣｍが
各列のメモリセル列に対し、１本のみ接続されている以
外は第１実施例と同一の構成である。

本実施例でのメモリセルでは、書き込み動作が容易で、
ビット線ＷＤからの入力のみにより、インバータ１２の
出力が変化するので、各列に対しビット線１本だけで書
き込み、読み出し、リセット動作を行うことができる。

［発明の効果］ 以上説明したように本発明は、記憶保持部にクロックド
インバータを用いたので、従来のＲＡＭの様に書き込み
バッファの出力と記憶保持用インバータの出力とが競合
することがなく、書き込み動作に要する時間が短く、書
き込みが容易であるという効果を有する。

またリセット動作時にもクロックドインバータをハイイ
ンピーダンス状態として書き込み動作を行うので、デー
タの競合が生かせず、短時間で確実にメモリセルのリセ
ットを行える。

更にデータ書き込み制御回路の電流駆動力も、それほど
大きくなくてよく、消費電力を低下させられるという効
果も有する。

【図面の簡単な説明】

第１図は本発明の第１実施例のＲＡＭを示すブロック図
、第２図は第１実施例のメモリセルを示す回路図、第３
図は本発明の第２実施例のＲＡＭを示すブロック図、第
４図は第２実施例のメモリセルを示す回路図、第５図は
従来のＲＡＭを示すブロック図、第６図は従来のメモリ
セルを示す回路図である。 １０゜ １１゜ １３゜ ４０　・ ５０　・ １０ａ、１０ｂ・・・・メモリセル、 １２争・・・・・・・・インバータ、 ・・・・・・・・・・・・書き込み制御回路、ａ・・・
・・・・・・クロックドインバータ、１１１１１＋１１
６６１１８リードバツフア、１４・・・・・・トランス
ファゲート、・・・・・・・・書き込み許可制御回路、
・・・・・・・・メモリリセット制御回路、６０・・・
・・・・・アドレスデコーダ、７０・・・・・・・・プ
リチャージ制御回路。

Claims (1)

1. 【特許請求の範囲】 　記憶保持回路と該記憶保持回路へのデータ経路を提供
   するトランスファゲートとを有するメモリセルで構成さ
   れたメモリセルアレイと、メモリセルの各行に共通して
   接続されたビット線と、書き込み許可信号に応答して外
   部から供給されるデータをビット線に供給する書き込み
   制御回路とを備えた半導体記憶装置において、 上記記憶保持回路はインバータと、入力ノードと出力ノ
   ードとが第１インバータの出力ノードと入力ノードにそ
   れぞれ接続されたクロックドインバータとを備え、上記
   書き込み制御回路は上記クロックドインバータをハイイ
   ンピーダンス状態にしてから上記データを上記ビット線
   に供給することを特徴とする半導体記憶装置。