JPH04105295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04105295A JPH04105295A JP2224022A JP22402290A JPH04105295A JP H04105295 A JPH04105295 A JP H04105295A JP 2224022 A JP2224022 A JP 2224022A JP 22402290 A JP22402290 A JP 22402290A JP H04105295 A JPH04105295 A JP H04105295A
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- 230000004913 activation Effects 0.000 claims abstract description 31
- 230000000295 complement effect Effects 0.000 claims abstract description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 2
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 2
- 230000035515 penetration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置におい電増幅器で増幅された読出しデー
タを外部回路に出力する出力バッファ回路に関し、 出力トランジスタの貫通電流によるノイズの発生を防止
しながら動作速度を向上させることを目的とし、 データバスに読み出された相補入力信号を増幅回路で増
幅し、該増幅回路から出力される相補信号を直列に接続
した一対のＭＯＳトランジスタで構成する出力回路の各
ゲートに出力して、該ＭＯＳトランジスタのいずれかを
オンさせることにより出力信号を出力する半導体記憶装
置であって、該増幅回路の活性化信号に基づいて出力回
路の各トランジスタを一時的にオフさせた後に前記増幅
回路の相補出力信号を出力回路に伝達するリセット信号
発生回路を該増幅回路と出力回路との間に介在させて構
成する。
タを外部回路に出力する出力バッファ回路に関し、 出力トランジスタの貫通電流によるノイズの発生を防止
しながら動作速度を向上させることを目的とし、 データバスに読み出された相補入力信号を増幅回路で増
幅し、該増幅回路から出力される相補信号を直列に接続
した一対のＭＯＳトランジスタで構成する出力回路の各
ゲートに出力して、該ＭＯＳトランジスタのいずれかを
オンさせることにより出力信号を出力する半導体記憶装
置であって、該増幅回路の活性化信号に基づいて出力回
路の各トランジスタを一時的にオフさせた後に前記増幅
回路の相補出力信号を出力回路に伝達するリセット信号
発生回路を該増幅回路と出力回路との間に介在させて構
成する。
この発明は半導体記憶装置において増幅器で増幅された
読出しデータを外部回路に出力する出力バッフ７回路に
関するものである。
読出しデータを外部回路に出力する出力バッフ７回路に
関するものである。
近年の半導体装置では高速化を図るためにデータバスに
読み出されたデータがカレントミラー回路で構成される
増幅器で増幅され、そのデータが出力バッファ回路を介
して外部回路に出力されるが、その出力バッファ回路に
よるノイズの発生を防止しながらその動作速度を向上さ
せることが要請されている。
読み出されたデータがカレントミラー回路で構成される
増幅器で増幅され、そのデータが出力バッファ回路を介
して外部回路に出力されるが、その出力バッファ回路に
よるノイズの発生を防止しながらその動作速度を向上さ
せることが要請されている。
従来のＤＲＡＭのデータ読出し回路では例えは第４図に
示すようにデータバスＤＢ、ＤＢには選択された記憶セ
ルから相補信号データにてなるセル情報が読み出され、
そのデータが電源Ｖｃｃに基づいて動作するカレントミ
ラー回路ｌに入力信号ＩＮ、ＩＮとして入力される。カ
レントミラー回路１は二段構成で形成され、一方はＰチ
ャネルＭＯＳトランジスタＴ ｒｌ、 Ｔ ｒ２とＮチ
ャネルＭＯＳトランジスタＴ ｒ３． Ｔ ｒ４とから
構成され、他方はＰチャネルＭＯＳトランジスタＴ ｒ
５． Ｔ ｒ６とＮチャネルＭＯＳトランジスタＴ
ｒ７． Ｔ ｒ８とから構成されている。そして、トラ
ンジスタＴ ｒ３． Ｔ ｒ４のソースはＮチャネル
ＭＯＳトランジスタＴｒ９を介してグランドＧに接続さ
れ、トランジスタＴｒ７゜Ｔｒ８のソースはＮチャネル
ＭＯＳトランジスタＴｒｌＯを介してグランドＧに接続
され、両トランジスタＴ ｒ９． Ｔ ｒｌＯのゲート
に活性化信号Φ１が入力されている。また、前記入力信
号ＩＮはトランジスタＴ ｒ３． Ｔ ｒ８のゲートに
入力され、同ＩＮはＴ ｒ４． Ｔ ｒ７のゲートに
入力され、トランジスタＴｒ２のドレインに出力信号線
ＳＤが接続されるとともにトランジスタＴｒ６のドレイ
ンに同ＳＤが接続されている。
示すようにデータバスＤＢ、ＤＢには選択された記憶セ
ルから相補信号データにてなるセル情報が読み出され、
そのデータが電源Ｖｃｃに基づいて動作するカレントミ
ラー回路ｌに入力信号ＩＮ、ＩＮとして入力される。カ
レントミラー回路１は二段構成で形成され、一方はＰチ
ャネルＭＯＳトランジスタＴ ｒｌ、 Ｔ ｒ２とＮチ
ャネルＭＯＳトランジスタＴ ｒ３． Ｔ ｒ４とから
構成され、他方はＰチャネルＭＯＳトランジスタＴ ｒ
５． Ｔ ｒ６とＮチャネルＭＯＳトランジスタＴ
ｒ７． Ｔ ｒ８とから構成されている。そして、トラ
ンジスタＴ ｒ３． Ｔ ｒ４のソースはＮチャネル
ＭＯＳトランジスタＴｒ９を介してグランドＧに接続さ
れ、トランジスタＴｒ７゜Ｔｒ８のソースはＮチャネル
ＭＯＳトランジスタＴｒｌＯを介してグランドＧに接続
され、両トランジスタＴ ｒ９． Ｔ ｒｌＯのゲート
に活性化信号Φ１が入力されている。また、前記入力信
号ＩＮはトランジスタＴ ｒ３． Ｔ ｒ８のゲートに
入力され、同ＩＮはＴ ｒ４． Ｔ ｒ７のゲートに
入力され、トランジスタＴｒ２のドレインに出力信号線
ＳＤが接続されるとともにトランジスタＴｒ６のドレイ
ンに同ＳＤが接続されている。
従って、このようなカレントミラー回路ｌはトランジス
タＴ ｒ９． Ｔ ｒｌＯにＨレベルの活性化信号Φ１
が入力されると活性化され、この状態で入力信号ＩＮ、
ＩＮが入力されると、出力信号線ＳＤ。
タＴ ｒ９． Ｔ ｒｌＯにＨレベルの活性化信号Φ１
が入力されると活性化され、この状態で入力信号ＩＮ、
ＩＮが入力されると、出力信号線ＳＤ。
ＳＤに出力信号ＯＵＴ、ＯＵＴが出力される。すなわち
、入力信号ＩＮの電圧レベルが同丁Ｎより高くなると、
出力信号ＯＵＴは同σＴｒＴより高くなり、入力信号Ｉ
Ｎの電圧レベルが同「Ｘより低くなると、出力信号ＯＵ
Ｔは同ＯＵＴより低くなり、このような動作により入力
信号ＩＮ、ＩＮの電位差を増幅した出力信号ＯＵＴ、Ｏ
ＵＴが出力される。
、入力信号ＩＮの電圧レベルが同丁Ｎより高くなると、
出力信号ＯＵＴは同σＴｒＴより高くなり、入力信号Ｉ
Ｎの電圧レベルが同「Ｘより低くなると、出力信号ＯＵ
Ｔは同ＯＵＴより低くなり、このような動作により入力
信号ＩＮ、ＩＮの電位差を増幅した出力信号ＯＵＴ、Ｏ
ＵＴが出力される。
また、トランジスタＴ ｒｌ、 Ｔ ｒ２のゲートとト
ランジスタＴ ｒ５． Ｔ ｒ６のゲートとはＰチャネ
ルＭＯＳトランジスタＴｒｌｌを介して接続され、その
トランジスタＴｒｌｌのゲートには前記活性化信号ΦＩ
か入力されている。従って、活性化信号Φ１がＬレベル
となってカレントミラー回路１が不活性状態となるとト
ランジスタＴ ｒｌｌがオンされて各トランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ５． Ｔ ｒ６のゲー
ト電位が同一レベルにリセットされる。
ランジスタＴ ｒ５． Ｔ ｒ６のゲートとはＰチャネ
ルＭＯＳトランジスタＴｒｌｌを介して接続され、その
トランジスタＴｒｌｌのゲートには前記活性化信号ΦＩ
か入力されている。従って、活性化信号Φ１がＬレベル
となってカレントミラー回路１が不活性状態となるとト
ランジスタＴ ｒｌｌがオンされて各トランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ５． Ｔ ｒ６のゲー
ト電位が同一レベルにリセットされる。
電源Ｖｃｃと前記出力信号線ＳＤ、ＳＤとの間にはそれ
ぞれＰｃｈＭＯＳトランジスタＴｒ１２ 、 Ｔｒ１
３が接続され、両トランジスタＴｒ１２ 、 Ｔｒ１３
のゲートには前記活性化信号Φ１が入力されている。
ぞれＰｃｈＭＯＳトランジスタＴｒ１２ 、 Ｔｒ１
３が接続され、両トランジスタＴｒ１２ 、 Ｔｒ１３
のゲートには前記活性化信号Φ１が入力されている。
従って、活性化信号Φ１がＬレベルとなってカレントミ
ラー回路１が不活性状態となるとトランジスタＴｒ１２
． Ｔｒ１３がオンされてカレントミラー回路１の出
力信号ＯＵＴ、ＯＵＴが電源電圧ＶｃｃすなわちＨレベ
ルにリセットされる。
ラー回路１が不活性状態となるとトランジスタＴｒ１２
． Ｔｒ１３がオンされてカレントミラー回路１の出
力信号ＯＵＴ、ＯＵＴが電源電圧ＶｃｃすなわちＨレベ
ルにリセットされる。
カレントミラー回路ｌの出力信号ＯＵＴはＮＡＮＤ回路
２ａの一方の入力端子に入力され、同ひＵＴはＮＡＮＤ
回路２ｂの一方の入力端子に入力されている。また、Ｎ
ＡＮＤ回路２ａの他方の入力端子にはＮＡＮＤ回路２ｂ
の出力信号が入力され、ＮＡＮＤ回路２ｂの他方の入力
端子にはＮＡＮＤ回路２ａの出力信号か入力されている
。従って、ＮＡＮＤ回路２ａ、２ｂはカレントミラー回
路１の出力信号ＯＵＴ、ＯＵＴに基づいて出力信号ＲＤ
、ＲＤを出力し、その出力信号ＯＵＴ、 ＯＵＴがリセ
ットされた後にもそれまでの出力信号πＤ、ＲＤを維持
するラッチ回路３を構成している。
２ａの一方の入力端子に入力され、同ひＵＴはＮＡＮＤ
回路２ｂの一方の入力端子に入力されている。また、Ｎ
ＡＮＤ回路２ａの他方の入力端子にはＮＡＮＤ回路２ｂ
の出力信号が入力され、ＮＡＮＤ回路２ｂの他方の入力
端子にはＮＡＮＤ回路２ａの出力信号か入力されている
。従って、ＮＡＮＤ回路２ａ、２ｂはカレントミラー回
路１の出力信号ＯＵＴ、ＯＵＴに基づいて出力信号ＲＤ
、ＲＤを出力し、その出力信号ＯＵＴ、 ＯＵＴがリセ
ットされた後にもそれまでの出力信号πＤ、ＲＤを維持
するラッチ回路３を構成している。
ＮＡＮＤ回路２ａの出力信号Ｆｆｉは二段のインバータ
４ａ、４ｂ及びトランスファーゲート５ａを介してＮＡ
ＮＤ回路２ｄの一方の入力端子に接続され、ＮＡＮＤ回
路２ｂの出力信号ＲＤは二段のインバータ４ｃ、４ｄ及
びトランスファーゲート５ｂを介してＮＡＮＤ回路２ｃ
の一方の入力端子に接続されている。また、ＮＡＮＤ回
路２ｃの他方の入力端子にはＮＡＮＤ回路２ｄの出力信
号が入力され、ＮＡＮＤ回路２ｄの他方の入力端子には
ＮＡＮＤ回路２ｃの出力信号が入力されている。従って
、ＮＡＮＤ回路２ｃ、２ｄはインバータ４ｂ、４ｄの出
力信号σ丁、ＣＢに基づいて出力信号Φ２．Φ３を出力
するとともに、例えばＨレベルの出力信号ＣＢが入力さ
れるＮＡＮＤ回路２ｃはＮＡＮＤ回路２ｄの出力信号Φ
３がＨレベルになるのを待って出力信号Φ２をＬレベル
とし、このような動作によりＮＡＮＤ回路２ｃ、２ｄの
出力信号Φ２．Φ３は必ず一方がＨレベルとなり同時に
Ｌレベルの信号が出力されないようになっている。
４ａ、４ｂ及びトランスファーゲート５ａを介してＮＡ
ＮＤ回路２ｄの一方の入力端子に接続され、ＮＡＮＤ回
路２ｂの出力信号ＲＤは二段のインバータ４ｃ、４ｄ及
びトランスファーゲート５ｂを介してＮＡＮＤ回路２ｃ
の一方の入力端子に接続されている。また、ＮＡＮＤ回
路２ｃの他方の入力端子にはＮＡＮＤ回路２ｄの出力信
号が入力され、ＮＡＮＤ回路２ｄの他方の入力端子には
ＮＡＮＤ回路２ｃの出力信号が入力されている。従って
、ＮＡＮＤ回路２ｃ、２ｄはインバータ４ｂ、４ｄの出
力信号σ丁、ＣＢに基づいて出力信号Φ２．Φ３を出力
するとともに、例えばＨレベルの出力信号ＣＢが入力さ
れるＮＡＮＤ回路２ｃはＮＡＮＤ回路２ｄの出力信号Φ
３がＨレベルになるのを待って出力信号Φ２をＬレベル
とし、このような動作によりＮＡＮＤ回路２ｃ、２ｄの
出力信号Φ２．Φ３は必ず一方がＨレベルとなり同時に
Ｌレベルの信号が出力されないようになっている。
ＮＡＮＤ回路２ｃの出力信号Φ２はインバータ４ｅを介
してＮチャネルＭＯＳトランジスタＴｒ１４のゲートに
入力され、ＮＡＮＤ回路２ｄの出力信号Φ３はインバー
タ４ｆを介してＮチャネルＭＯＳトランジスタＴ「１５
のゲートに入力され、両トランジスタＴｒ１４ 、 Ｔ
ｒ１５は電源ＶｃｃとグランドＧとの間で直列に接続さ
れ、両トランジスタＴｒ１４ 、 Ｔｒ１５の接続点か
ら出力信号ＤＯＵＴが出力されるようになっている。従
って、上記ＮＡＮＤ回路２ｃ、２ｄの出力信号Φ２．Φ
３に基づいてインバータ４ｅ、４ｆから出力される相補
出力信号Φ４．Φ５によりトランジスタＴｒ１４ 、
Ｔｒｉ５は常にその一方がオンされ、トランジスタＴｒ
ｉ４がオンされるとＨレベル、トランジスタＴ ｒ１５
がオンされるとＬレベルの信号が出力信号ＤＯＵＴとし
て出力され、このような構成によりＮＡＮＤ回路２ｃ、
２ｄとインバータ４ｅ、４ｆ及び出力トランジスタＴｒ
１４ 、 Ｔｒ１５により出力バッファ回路９が構成
されている。
してＮチャネルＭＯＳトランジスタＴｒ１４のゲートに
入力され、ＮＡＮＤ回路２ｄの出力信号Φ３はインバー
タ４ｆを介してＮチャネルＭＯＳトランジスタＴ「１５
のゲートに入力され、両トランジスタＴｒ１４ 、 Ｔ
ｒ１５は電源ＶｃｃとグランドＧとの間で直列に接続さ
れ、両トランジスタＴｒ１４ 、 Ｔｒ１５の接続点か
ら出力信号ＤＯＵＴが出力されるようになっている。従
って、上記ＮＡＮＤ回路２ｃ、２ｄの出力信号Φ２．Φ
３に基づいてインバータ４ｅ、４ｆから出力される相補
出力信号Φ４．Φ５によりトランジスタＴｒ１４ 、
Ｔｒｉ５は常にその一方がオンされ、トランジスタＴｒ
ｉ４がオンされるとＨレベル、トランジスタＴ ｒ１５
がオンされるとＬレベルの信号が出力信号ＤＯＵＴとし
て出力され、このような構成によりＮＡＮＤ回路２ｃ、
２ｄとインバータ４ｅ、４ｆ及び出力トランジスタＴｒ
１４ 、 Ｔｒ１５により出力バッファ回路９が構成
されている。
カレントミラー回路１に活性化信号Φｌを出力する活性
化信号発生回路６はＰチャネルＭＯＳトランジスタＴ
ｒ１６のソースが電源Ｖｃｃに接続され、同トランジス
タＴ ｒ１６のゲートはグランドＧに接地されている。
化信号発生回路６はＰチャネルＭＯＳトランジスタＴ
ｒ１６のソースが電源Ｖｃｃに接続され、同トランジス
タＴ ｒ１６のゲートはグランドＧに接地されている。
また、トランジスタＴ ｒ１６のドレインから二段のイ
ンバータ４ｇ、４ｈを介してＮＡＮＤ回路２ｅの一方の
入力端子に入力信号Φ６が入力され、その入力信号Φ６
はインバータ４１１抵抗Ｒ及びインバータ４ｊを介して
ＮＡＮＤ回路２ｅの他方の入力端子に入力信号Φ７とし
て入力され、そのＮＡＮＤ回路２ｅの出力信号が活性化
信号Φ１としてカレントミラー回路ｌに入力されている
。インバータ４ｊの入力端子とグランドＧとの間にはＭ
ＯＳトランジスタによるコンデンサＣが形成されている
。トランジスタＴ ｒ１６のドレインとグランドＧとの
間にはこのＤＲＡＭのアドレス数に相当する多数のＮチ
ャネルＭＯＳトランジスタＴ ｒ１７〜Ｔ ｒ１９等が
接続され、各トランジスタＴ ｒ１７〜Ｔ ｒ１９等の
ゲートには該当するアドレスが変化した後一定時間Ｈレ
ベルとなるアドレス変化検出信号Ａｔｌ〜Ａｔ３等が入
力される。
ンバータ４ｇ、４ｈを介してＮＡＮＤ回路２ｅの一方の
入力端子に入力信号Φ６が入力され、その入力信号Φ６
はインバータ４１１抵抗Ｒ及びインバータ４ｊを介して
ＮＡＮＤ回路２ｅの他方の入力端子に入力信号Φ７とし
て入力され、そのＮＡＮＤ回路２ｅの出力信号が活性化
信号Φ１としてカレントミラー回路ｌに入力されている
。インバータ４ｊの入力端子とグランドＧとの間にはＭ
ＯＳトランジスタによるコンデンサＣが形成されている
。トランジスタＴ ｒ１６のドレインとグランドＧとの
間にはこのＤＲＡＭのアドレス数に相当する多数のＮチ
ャネルＭＯＳトランジスタＴ ｒ１７〜Ｔ ｒ１９等が
接続され、各トランジスタＴ ｒ１７〜Ｔ ｒ１９等の
ゲートには該当するアドレスが変化した後一定時間Ｈレ
ベルとなるアドレス変化検出信号Ａｔｌ〜Ａｔ３等が入
力される。
従って、このような活性化信号発生回路６ではトランジ
スタＴｒ１６が常時オン状態であるため、トランジスタ
Ｔ ｒ１７〜Ｔ ｒ１９等が全てオフ状態となった場合
にはインバータ４ｇの入力信号がＨレベルとなり、この
結果ＮＡＮＤ回路２ｅの入力信号Φ６．Φ７がともにＨ
レベルとなってＮＡＮＤ回路２ｅから出力される活性化
信号ΦｌはＬレベルとなる。また、トランジスタＴ ｒ
１７〜Ｔ ｒ１９等のいずれか一つがオンされると、Ｎ
ＡＮＤ回路２ｅの入力信号Φ６．Φ７がＬレベルとなる
ため活性化信号Φ１はＨレベルとなる。
スタＴｒ１６が常時オン状態であるため、トランジスタ
Ｔ ｒ１７〜Ｔ ｒ１９等が全てオフ状態となった場合
にはインバータ４ｇの入力信号がＨレベルとなり、この
結果ＮＡＮＤ回路２ｅの入力信号Φ６．Φ７がともにＨ
レベルとなってＮＡＮＤ回路２ｅから出力される活性化
信号ΦｌはＬレベルとなる。また、トランジスタＴ ｒ
１７〜Ｔ ｒ１９等のいずれか一つがオンされると、Ｎ
ＡＮＤ回路２ｅの入力信号Φ６．Φ７がＬレベルとなる
ため活性化信号Φ１はＨレベルとなる。
前記活性化信号発生回路６のトランジスタＴｒ１７〜Ｔ
ｒ１９等にアドレス変化検出信号Ａｔｌ−Ａｔ３等を
出力する変化検出信号発生回路７を第５図に従って説明
すると、アドレスバッファ８には外部回路からアドレス
選択信号ＡＤが入力され、そのアドレスバッファ８の出
力信号Φ９がインバータ４にとＮＡＮＤ回路２ｇの一方
の入力端子に入力され、インバータ４にの出力信号Φ１
０はインバータ４１とＮＡＮＤ回路２ｆの一方の入力端
子に入力され、インバータ４１の出力信号はインバータ
４ｍに入力され、インバータ４ｍの出力信号Φ１１はイ
ンバータ４ｎとＮＡＮＤ回路２ｇの他方の入力端子に入
力され、インバータ４ｎの出力信号Φ１２はＮＡＮＤ回
路２ｆの他方の入力端子に入力されている。そして、Ｎ
ＡＮＤ回路２ｆ、２ｇの出力信号Φ１３．Φ１４はＮＡ
ＮＤ回路２ｈに入力され、そのＮＡＮＤ回路２ｈの出力
信号Ａｔｎか前記活性化信号発生回路６のトランジスタ
Ｔ ｒ１７〜Ｔ ｒ１９等のいずれかのゲートに出力さ
れ、このような変化検出信号発生回路７が前記トランジ
スタＴ ｒ１７〜Ｔ ｒ１９等に対しそれぞれ設けられ
ている。
ｒ１９等にアドレス変化検出信号Ａｔｌ−Ａｔ３等を
出力する変化検出信号発生回路７を第５図に従って説明
すると、アドレスバッファ８には外部回路からアドレス
選択信号ＡＤが入力され、そのアドレスバッファ８の出
力信号Φ９がインバータ４にとＮＡＮＤ回路２ｇの一方
の入力端子に入力され、インバータ４にの出力信号Φ１
０はインバータ４１とＮＡＮＤ回路２ｆの一方の入力端
子に入力され、インバータ４１の出力信号はインバータ
４ｍに入力され、インバータ４ｍの出力信号Φ１１はイ
ンバータ４ｎとＮＡＮＤ回路２ｇの他方の入力端子に入
力され、インバータ４ｎの出力信号Φ１２はＮＡＮＤ回
路２ｆの他方の入力端子に入力されている。そして、Ｎ
ＡＮＤ回路２ｆ、２ｇの出力信号Φ１３．Φ１４はＮＡ
ＮＤ回路２ｈに入力され、そのＮＡＮＤ回路２ｈの出力
信号Ａｔｎか前記活性化信号発生回路６のトランジスタ
Ｔ ｒ１７〜Ｔ ｒ１９等のいずれかのゲートに出力さ
れ、このような変化検出信号発生回路７が前記トランジ
スタＴ ｒ１７〜Ｔ ｒ１９等に対しそれぞれ設けられ
ている。
さて、このように構成された各回路の動作を第６図及び
第７図に従って説明すると、第６図に示すようにアドレ
スバッファ８にＬレベルからＨレベルに移行するアドレ
ス選択信号ＡＤか入力されて同アドルスバッファ８から
Ｈレベルの出力信号Φ９が出力されると、その出力信号
Φ９とそれまでＨレベルであったインバータ４ｍの出力
信号Φ１１とによりＮＡＮＤ回路２ｇの出力信号Φ１４
はＬレベルに移行する。そして、そのＬレベルの出力信
号Φ１４によりＮＡＮＤ回路２ｈの出力信号ＡｔｎはＨ
レベルとなる。
第７図に従って説明すると、第６図に示すようにアドレ
スバッファ８にＬレベルからＨレベルに移行するアドレ
ス選択信号ＡＤか入力されて同アドルスバッファ８から
Ｈレベルの出力信号Φ９が出力されると、その出力信号
Φ９とそれまでＨレベルであったインバータ４ｍの出力
信号Φ１１とによりＮＡＮＤ回路２ｇの出力信号Φ１４
はＬレベルに移行する。そして、そのＬレベルの出力信
号Φ１４によりＮＡＮＤ回路２ｈの出力信号ＡｔｎはＨ
レベルとなる。
一方、前記出力信号Φ９の立ち上がりから三段のインバ
ータ４に〜４ｍの動作時間分だけ遅れてインバータ４ｍ
の出力信号Φ１１はＬレベルとなるため、その出力信号
Φ１１に基づいてＮＡＮＤ回路２ｇの出力信号Φ１４は
Ｈレベルとなり、この時ＮＡＮＤ回路２ｆの出力信号Φ
１３はインノ（−夕４にのＬレベルの出力信号Φ１０に
よりＨレベルであるので、ＮＡＮＤ回路２ｈの出力信号
ＡｔｎはＬレベルに移行する。従って、ＤＲＡＭ内でい
ずれかのアドレスが選択されると変化検出信号発生回路
７から所定時間Ｈレベルとなる出力信号Ａｔｎが活性化
信号発生回路６のトランジスタＴ ｒ１７〜Ｔｒ１９等
のいずれかに出力される。
ータ４に〜４ｍの動作時間分だけ遅れてインバータ４ｍ
の出力信号Φ１１はＬレベルとなるため、その出力信号
Φ１１に基づいてＮＡＮＤ回路２ｇの出力信号Φ１４は
Ｈレベルとなり、この時ＮＡＮＤ回路２ｆの出力信号Φ
１３はインノ（−夕４にのＬレベルの出力信号Φ１０に
よりＨレベルであるので、ＮＡＮＤ回路２ｈの出力信号
ＡｔｎはＬレベルに移行する。従って、ＤＲＡＭ内でい
ずれかのアドレスが選択されると変化検出信号発生回路
７から所定時間Ｈレベルとなる出力信号Ａｔｎが活性化
信号発生回路６のトランジスタＴ ｒ１７〜Ｔｒ１９等
のいずれかに出力される。
変化検出信号発生回路７でトランジスタＴ ｒ１７〜Ｔ
ｒ１９等のいずれかのゲートに前記出力信号Ａｔｎが
入力されると、インバータ４ｈの出力信号Φ６はインバ
ータ４ｇ、４ｈの動作時間分だけ遅れてＬレベルに移行
し、この出力信号Φ６に基づいてＮＡＮＤ回路２ｅから
出力される活性化信号Φ１はＨレベルとなる。
ｒ１９等のいずれかのゲートに前記出力信号Ａｔｎが
入力されると、インバータ４ｈの出力信号Φ６はインバ
ータ４ｇ、４ｈの動作時間分だけ遅れてＬレベルに移行
し、この出力信号Φ６に基づいてＮＡＮＤ回路２ｅから
出力される活性化信号Φ１はＨレベルとなる。
一方、出力信号Φ６は前記変化検出信号発生回路７の出
力信号Ａｔｎに基づいてＨレベルに移行するが、インバ
ータ４ｊの出力信号Φ７は抵抗Ｒ及びコンデンサＣの時
定数によりそのＨレベルへの移行が出力信号Φ６より遅
れる。従って、ＮＡＮＤ回路２ｅから出力される活性化
信号Φ１は前記選択信号発生回路７の出力信号Ａｔｎよ
りパルス幅の大きいＨレベルの信号としてカレントミラ
ー回路ｌに入力される。
力信号Ａｔｎに基づいてＨレベルに移行するが、インバ
ータ４ｊの出力信号Φ７は抵抗Ｒ及びコンデンサＣの時
定数によりそのＨレベルへの移行が出力信号Φ６より遅
れる。従って、ＮＡＮＤ回路２ｅから出力される活性化
信号Φ１は前記選択信号発生回路７の出力信号Ａｔｎよ
りパルス幅の大きいＨレベルの信号としてカレントミラ
ー回路ｌに入力される。
カレントミラー回路ｌにＨレベルの活性化信号Φ１が入
力されて第７図に示すように入力信号ＩＮ、ＩＮが入力
されると、カレントミラー回路１が動作してそれまでと
もにＨレベルにリセットされていた出力信号ＯＵＴ、Ｏ
ＵＴのうち同ＯＵＴをＯＶ近傍まで低下させる。すると
、ラッチ回路３から出力信号ＲＤ、ＲＤが出力され、そ
の出力信号ＲＤ、ＲＤが各インバータ４ａ〜４ｄ及びト
ランスファーゲート５を介してＮＡＮＤ回路２ｃ。
力されて第７図に示すように入力信号ＩＮ、ＩＮが入力
されると、カレントミラー回路１が動作してそれまでと
もにＨレベルにリセットされていた出力信号ＯＵＴ、Ｏ
ＵＴのうち同ＯＵＴをＯＶ近傍まで低下させる。すると
、ラッチ回路３から出力信号ＲＤ、ＲＤが出力され、そ
の出力信号ＲＤ、ＲＤが各インバータ４ａ〜４ｄ及びト
ランスファーゲート５を介してＮＡＮＤ回路２ｃ。
２ｄに入力信号ＣＢ、ＣＢとして入力される。すると、
ＮＡＮＤ回路２ｃ、２ｄの動作によりＮＡＮＤ回路２ｄ
の出力信号Φ３がほぼＨレベルに移行した後にＮＡＮＤ
回路２Ｃの出力信号Φ２がＬレベルに移行するため、イ
ンバータ４ｆの出力信号Φ５がＬレベルに移行した後に
インバータ４ｅの出力信号Φ４がＨレベルに移行し、出
力信号ＤＯＵＴはＨレベルとなる。また、カレントミラ
ー回路ｌの出力信号ＯＵＴ、ＯＵＴが反転した場合には
上記各動作が反転して出力信号ＤＯＵＴがＨレベルとな
る。
ＮＡＮＤ回路２ｃ、２ｄの動作によりＮＡＮＤ回路２ｄ
の出力信号Φ３がほぼＨレベルに移行した後にＮＡＮＤ
回路２Ｃの出力信号Φ２がＬレベルに移行するため、イ
ンバータ４ｆの出力信号Φ５がＬレベルに移行した後に
インバータ４ｅの出力信号Φ４がＨレベルに移行し、出
力信号ＤＯＵＴはＨレベルとなる。また、カレントミラ
ー回路ｌの出力信号ＯＵＴ、ＯＵＴが反転した場合には
上記各動作が反転して出力信号ＤＯＵＴがＨレベルとな
る。
〔発明が解決しようとする課題〕
上記のようなりＲＡＭでは出力トランジスタＴｒ１４
、 Ｔｒ１５が同時にオンすることによる電源ＶＣＣ
からグランドＧへの貫通電流の発生を防止するために、
出力トランジスタＴｒ１４ 、 Ｔｒ１５の前段にＮＡ
ＮＤ回路２ｃ、２ｄを設け、そのＮＡＮＤ回路２ｃ、２
ｄの作用により出力トランジスタＴｒ１４ 、 Ｔｒ
１５の同時オンを防止している。
、 Ｔｒ１５が同時にオンすることによる電源ＶＣＣ
からグランドＧへの貫通電流の発生を防止するために、
出力トランジスタＴｒ１４ 、 Ｔｒ１５の前段にＮＡ
ＮＤ回路２ｃ、２ｄを設け、そのＮＡＮＤ回路２ｃ、２
ｄの作用により出力トランジスタＴｒ１４ 、 Ｔｒ
１５の同時オンを防止している。
ところが、ＮＡＮＤ回路２ｃ、２ｄにはトランスファー
ゲート５を介してそのいずれかにＨレベルの入力信号が
入力され、そのＨレベルの入力信号が入力されたＮＡＮ
Ｄ回路は他方のＮＡＮＤ回路の出力信号がＨレベルにな
った後にのみ出力信号を出力する。従って、ＮＡＮＤ回
路２ｃ、２ｄから出力トランジスタＴｒ１４ 、 Ｔｒ
１５で構成される出力バッファ回路９の動作所要時間が
長（なり、データ読出しのための動作速度が低下すると
いう問題点があった。
ゲート５を介してそのいずれかにＨレベルの入力信号が
入力され、そのＨレベルの入力信号が入力されたＮＡＮ
Ｄ回路は他方のＮＡＮＤ回路の出力信号がＨレベルにな
った後にのみ出力信号を出力する。従って、ＮＡＮＤ回
路２ｃ、２ｄから出力トランジスタＴｒ１４ 、 Ｔｒ
１５で構成される出力バッファ回路９の動作所要時間が
長（なり、データ読出しのための動作速度が低下すると
いう問題点があった。
この発明の目的は、ＤＲＡＭの出力バッファ回路での出
力トランジスタの貫通電流によるノイズの発生を防止し
なから動作速度を向上させ得る半導体記憶装置を提供す
るにある。
力トランジスタの貫通電流によるノイズの発生を防止し
なから動作速度を向上させ得る半導体記憶装置を提供す
るにある。
第１図は本発明の原理説明図である。すなわち、データ
バスＤＢ、ＤＢに読み出された相補入力信号ＩＮ、ＩＮ
を増幅回路１で増幅し、該増幅回路１から出力される相
補信号を直列に接続したＮｃｈＭＯＳトランジスタで構
成する出力回路Ｔｒ１４゜Ｔｒ１５の各ゲートに出力し
て、該ＮｃｈＭＯＳトランジスタのいずれかをオンさせ
ることにより出力回路Ｔｒ１４ 、 Ｔｒ１５からＨレ
ベルあるいはＬレベルの出力信号ＤＯＵＴを出力する半
導体記憶装置で、該増幅回路１の活性化信号Φ１に基づ
いて出力回路Ｔｒ１４ 、 Ｔｒ１５の各トランジスタ
を一時的にオフさせた後に前記増幅回路ｌの相補出力信
号を出力回路Ｔｒ１４ 、 Ｔｒ１５に伝達するリセッ
ト信号発生回路１０を該増幅回路１と出力回路Ｔ ｒ１
４Ｔ ｒ１５との間に介在させている。
バスＤＢ、ＤＢに読み出された相補入力信号ＩＮ、ＩＮ
を増幅回路１で増幅し、該増幅回路１から出力される相
補信号を直列に接続したＮｃｈＭＯＳトランジスタで構
成する出力回路Ｔｒ１４゜Ｔｒ１５の各ゲートに出力し
て、該ＮｃｈＭＯＳトランジスタのいずれかをオンさせ
ることにより出力回路Ｔｒ１４ 、 Ｔｒ１５からＨレ
ベルあるいはＬレベルの出力信号ＤＯＵＴを出力する半
導体記憶装置で、該増幅回路１の活性化信号Φ１に基づ
いて出力回路Ｔｒ１４ 、 Ｔｒ１５の各トランジスタ
を一時的にオフさせた後に前記増幅回路ｌの相補出力信
号を出力回路Ｔｒ１４ 、 Ｔｒ１５に伝達するリセッ
ト信号発生回路１０を該増幅回路１と出力回路Ｔ ｒ１
４Ｔ ｒ１５との間に介在させている。
また、前記リセット信号発生回路１０は第２図に示すよ
うに一対のＮＡＮＤ回路２ｉ、２ｊで構成され、そのＮ
ＡＮＤ回路２ｉ、２ｊの一方の入力端子には増幅回路１
の非活性時にＨレベルとなる同増幅回路１の出力信号が
入力され、他方の入力端子には前記活性化信号Φｌが入
力されている。
うに一対のＮＡＮＤ回路２ｉ、２ｊで構成され、そのＮ
ＡＮＤ回路２ｉ、２ｊの一方の入力端子には増幅回路１
の非活性時にＨレベルとなる同増幅回路１の出力信号が
入力され、他方の入力端子には前記活性化信号Φｌが入
力されている。
増幅回路１に活性化信号Φ１が入力されると、まず出力
回路Ｔｒ１４ 、 Ｔｒ１５の各トランジスタが一時的
にオフされ、次いで増幅回路１の相補出力信号がリセッ
ト信号発生回路１０を介して出力回路Ｔｒ１４ 、 Ｔ
ｒ１５に出力され、同出力回路Ｔｒ１４゜Ｔ ｒ１５の
一方のトランジスタがオンされる。
回路Ｔｒ１４ 、 Ｔｒ１５の各トランジスタが一時的
にオフされ、次いで増幅回路１の相補出力信号がリセッ
ト信号発生回路１０を介して出力回路Ｔｒ１４ 、 Ｔ
ｒ１５に出力され、同出力回路Ｔｒ１４゜Ｔ ｒ１５の
一方のトランジスタがオンされる。
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第２図に示すように、この実施例は前記従来例のデータ
読出し回路のカレントミラー回路１とラッチ回路３との
間にリセット信号発生回路としてＮＡＮＤ回路２ｉ、２
ｊを設け、出力バッファ回路９からＮＡＮＤ回路２ｃ、
２ｄを削除したものである。そして、ＮＡＮＤ回路２ｉ
、２ｊの一方の入力端子にはカレントミラー回路ｌの出
力信号ＯＵＴ、σＴ］１がそれぞれ入力され、他方の入
力端子には前記活性化信号Φ１が入力されている。
読出し回路のカレントミラー回路１とラッチ回路３との
間にリセット信号発生回路としてＮＡＮＤ回路２ｉ、２
ｊを設け、出力バッファ回路９からＮＡＮＤ回路２ｃ、
２ｄを削除したものである。そして、ＮＡＮＤ回路２ｉ
、２ｊの一方の入力端子にはカレントミラー回路ｌの出
力信号ＯＵＴ、σＴ］１がそれぞれ入力され、他方の入
力端子には前記活性化信号Φ１が入力されている。
さて、このように構成されたデータ読出し回路では前記
従来例と同様に活性化信号Φ１がＬレベルとなるとトラ
ンジスタＴｒ１２ 、 Ｔｒ１３がオンされて出力信号
ＯＵＴ、σＵＴがＨレベルにリセットされ、ＮＡＮＤ回
路２ｉ、２ｊの出力信号Φ１５゜Φ１６はともにＨレベ
ルとなるため、ラッチ回路３は前回の読出し動作時の出
力信号πＤ、ＲＤをラッチし、その出力信号πｍ、ＲＤ
に基づいて出力トランジスタＴｒ１４ 、 Ｔｒ１５
のいずれかがオンされる。
従来例と同様に活性化信号Φ１がＬレベルとなるとトラ
ンジスタＴｒ１２ 、 Ｔｒ１３がオンされて出力信号
ＯＵＴ、σＵＴがＨレベルにリセットされ、ＮＡＮＤ回
路２ｉ、２ｊの出力信号Φ１５゜Φ１６はともにＨレベ
ルとなるため、ラッチ回路３は前回の読出し動作時の出
力信号πＤ、ＲＤをラッチし、その出力信号πｍ、ＲＤ
に基づいて出力トランジスタＴｒ１４ 、 Ｔｒ１５
のいずれかがオンされる。
この状態で第３図に示すようにカレントミラー回路１に
例えば入力信号ＩＮ、ｒｈが入力されるとともに活性化
信号Φ１がＨレベルとなると、カレントミラー回路１か
らの出力信号ＯＵＴ、ＯＵＴの出力に先立って活性化信
号Φ１がＮＡＮＤ回路２ｉ、２ｊに入力されてＮＡＮＤ
回路２１，２ｊの各入力信号はともにＨレベルとなるた
め、ＮＡＮＤ回路２ｉ、２ｊの出力信号Φ１５．Φ１６
はともにＬレベルに移行する。すると、ラッチ回路３の
出力信号ＲＤ、ＲＤはともにＨレベルとなり、この出力
信号ＲＤ、ＲＤに基づいて出力バッファ回路９の入力信
号−じτ−、ＣＢはともにＨレベルとなって、インバー
タ４ｅ、４ｆの出力信号Φ１７゜Φ１８はともにＬレベ
ルとなるため、出力トランジスタＴｒ１４ 、 Ｔｒ
１５はともにオフされる。
例えば入力信号ＩＮ、ｒｈが入力されるとともに活性化
信号Φ１がＨレベルとなると、カレントミラー回路１か
らの出力信号ＯＵＴ、ＯＵＴの出力に先立って活性化信
号Φ１がＮＡＮＤ回路２ｉ、２ｊに入力されてＮＡＮＤ
回路２１，２ｊの各入力信号はともにＨレベルとなるた
め、ＮＡＮＤ回路２ｉ、２ｊの出力信号Φ１５．Φ１６
はともにＬレベルに移行する。すると、ラッチ回路３の
出力信号ＲＤ、ＲＤはともにＨレベルとなり、この出力
信号ＲＤ、ＲＤに基づいて出力バッファ回路９の入力信
号−じτ−、ＣＢはともにＨレベルとなって、インバー
タ４ｅ、４ｆの出力信号Φ１７゜Φ１８はともにＬレベ
ルとなるため、出力トランジスタＴｒ１４ 、 Ｔｒ
１５はともにオフされる。
次いで、カレントミラー回路１から入力信号ＩＮ、ＩＮ
を増幅した出力信号ＯＵＴ、σ■τが出力されると、Ｌ
レベルの出力信号ＯＵＴによりＮＡＮＤ回路２１の出力
信号Φ１５はＨレベルに移行しＮＡＮＤ回路２ｊの出力
信号Φ１６はＬレベルを維持する。すると、ラッチ回路
３の出力信号ＲＤはＨレベルを維持し、同ＲＤはＬレベ
ルに移行するため、インバータ４ｄの８方言号ＣＢはＨ
レベルを維持し、インバータ４ｂの出力信号〔１はＬレ
ベルに移行する。従って、インバータ４ｆの出力信号Φ
１８はＬレベルを維持し、インバータ４ｅの出力信号Φ
１７はＨレベルに移行するため、出力トランジスタＴ
ｒ１５はオフされ続けるとともに、出力トランジスタＴ
ｒ１４はオンされて出力信号ＤＯＵＴはＨレベルとなる
。
を増幅した出力信号ＯＵＴ、σ■τが出力されると、Ｌ
レベルの出力信号ＯＵＴによりＮＡＮＤ回路２１の出力
信号Φ１５はＨレベルに移行しＮＡＮＤ回路２ｊの出力
信号Φ１６はＬレベルを維持する。すると、ラッチ回路
３の出力信号ＲＤはＨレベルを維持し、同ＲＤはＬレベ
ルに移行するため、インバータ４ｄの８方言号ＣＢはＨ
レベルを維持し、インバータ４ｂの出力信号〔１はＬレ
ベルに移行する。従って、インバータ４ｆの出力信号Φ
１８はＬレベルを維持し、インバータ４ｅの出力信号Φ
１７はＨレベルに移行するため、出力トランジスタＴ
ｒ１５はオフされ続けるとともに、出力トランジスタＴ
ｒ１４はオンされて出力信号ＤＯＵＴはＨレベルとなる
。
一方、入力信号ＩＮ、ＩＮが反転すると上記各出力信号
はそれぞれ反転して出力信号ＤＯＵＴはＬレベルとなる
。
はそれぞれ反転して出力信号ＤＯＵＴはＬレベルとなる
。
以上のようにこのデータ読出し回路ではカレントミラー
回路１にＨレベルの活性化信号Φ１が入力されると、先
ずＮＡＮＤ回路２ｉ、２ｊの動作によりラッチ回路３の
出力信号πＤ、ＲＤがともにＨレベルとなるため、出力
トランジスタＴｒ１４゜Ｔ ｒ１５はともにオフされ、
次いでカレントミラー回路１の圧力信号ＯＵＴ、 び［
下により出力トランジスタＴｒ１４ 、 Ｔｒ１５の一
方がオンされて出力信号ＤＯＵＴが出力される。
回路１にＨレベルの活性化信号Φ１が入力されると、先
ずＮＡＮＤ回路２ｉ、２ｊの動作によりラッチ回路３の
出力信号πＤ、ＲＤがともにＨレベルとなるため、出力
トランジスタＴｒ１４゜Ｔ ｒ１５はともにオフされ、
次いでカレントミラー回路１の圧力信号ＯＵＴ、 び［
下により出力トランジスタＴｒ１４ 、 Ｔｒ１５の一
方がオンされて出力信号ＤＯＵＴが出力される。
従って、データの読出動作時に出力トランジスタＴｒ１
４ 、 Ｔｒ１５が同時にオンされることはないとと
もに、前記従来例では必要とした出力バッファ回路９の
ＮＡＮＤ回路２ｃ、２ｄを省略することができるので、
その出力バッファ回路９の動作速度を向上させることが
できる。また、ラッチ回路３の前段にＮＡＮＤ回路２ｉ
、２ｊが必要となるが、互いに独立した入力信号で動作
するのでその動作所要時間は前記ＮＡＮＤ回路２ｃ、２
ｄより充分小さく、結果としてＤＲＡＭの読出し速度を
向上させることができる。
４ 、 Ｔｒ１５が同時にオンされることはないとと
もに、前記従来例では必要とした出力バッファ回路９の
ＮＡＮＤ回路２ｃ、２ｄを省略することができるので、
その出力バッファ回路９の動作速度を向上させることが
できる。また、ラッチ回路３の前段にＮＡＮＤ回路２ｉ
、２ｊが必要となるが、互いに独立した入力信号で動作
するのでその動作所要時間は前記ＮＡＮＤ回路２ｃ、２
ｄより充分小さく、結果としてＤＲＡＭの読出し速度を
向上させることができる。
以上詳述したように、この発明はＤＲＡＭの出力バッフ
ァ回路での出力トランジスタの貫通電流によるノイズの
発生を防止しながらその読出し速度を向上させことがで
きる優れた効果を発揮する第２図は本発明の一実施例を
示す回路図、第３図は一実施例の動作を示す波形図、第
４図は従来例を示す回路図、 第５図はアドレス変化検出信号発生回路を示す回路図、 第６図及び第７図は従来例の動作を示す波形図である。
ァ回路での出力トランジスタの貫通電流によるノイズの
発生を防止しながらその読出し速度を向上させことがで
きる優れた効果を発揮する第２図は本発明の一実施例を
示す回路図、第３図は一実施例の動作を示す波形図、第
４図は従来例を示す回路図、 第５図はアドレス変化検出信号発生回路を示す回路図、 第６図及び第７図は従来例の動作を示す波形図である。
図中、
１は増幅回路、
１０はリセット信号発生回路、
ＤＢ、ＤＢはデータバス、
ＩＮ、ＩＮは入力信号、
Ｔｒ１４ 、 Ｔｒ１５は出力回路、
ＤＯＵＴは出力信号、
Φ１は活性化信号である。
第１図は本発明の詳細説明
第７
図
従来例の動作を示す波形図
第３
図
第６図
従来例の動作を示す波形図
Claims (1)
- 【特許請求の範囲】 １、データバス（ＤＢ、■■）に読み出された相補入力
信号（ＩＮ、■■）を増幅回路（１）で増幅し、該増幅
回路（１）から出力される相補信号を直列に接続した一
対のＭＯＳトランジスタで構成する出力回路（Ｔｒ１４
、Ｔｒ１５）の各ゲートに出力して、該ＭＯＳトランジ
スタのいずれかをオンさせることにより出力信号（ＤＯ
ＵＴ）を出力する半導体記憶装置であって、 該増幅回路（１）の活性化信号（Φ１）に基づいて出力
回路（Ｔｒ１４、Ｔｒ１５）の各トランジスタを一時的
にオフさせた後に前記増幅回路（１）の相補出力信号を
出力回路（Ｔｒ１４、Ｔｒ１５）に伝達するリセット信
号発生回路（１０）を該増幅回路（１）と出力回路（Ｔ
ｒ１４、Ｔｒ１５）との間に介在させたことを特徴とす
る半導体記憶装置。 ２、リセット信号発生回路（１０）は一対のＮＡＮＤ回
路（２ｉ、２ｊ）で構成し、そのＮＡＮＤ回路（２ｉ、
２ｊ）の一方の入力端子には増幅回路（１）の非活性時
にＨレベルとなる同増幅回路（１）の出力信号を入力し
、他方の入力端子には前記活性化信号（Φ１）を入力し
たことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224022A JPH04105295A (ja) | 1990-08-23 | 1990-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224022A JPH04105295A (ja) | 1990-08-23 | 1990-08-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105295A true JPH04105295A (ja) | 1992-04-07 |
Family
ID=16807362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224022A Pending JPH04105295A (ja) | 1990-08-23 | 1990-08-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11846314B2 (en) | 2015-10-23 | 2023-12-19 | Balltec Limited | Connector |
-
1990
- 1990-08-23 JP JP2224022A patent/JPH04105295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11846314B2 (en) | 2015-10-23 | 2023-12-19 | Balltec Limited | Connector |
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