JPH04104610A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04104610A JPH04104610A JP2222781A JP22278190A JPH04104610A JP H04104610 A JPH04104610 A JP H04104610A JP 2222781 A JP2222781 A JP 2222781A JP 22278190 A JP22278190 A JP 22278190A JP H04104610 A JPH04104610 A JP H04104610A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 17
- 230000005669 field effect Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
プリチャージ及びディスチャージを行うダイナミックな
信号線を備えた半導体集積回路に関し、ダイナミックな
信号線のチャージ抜けを防止することを目的とし、 複数の信号線と、ゲートに供給される第１の制御信号に
同期して各該信号線と電源供給線の間を導通／遮断状態
にするプリチャージトランジスタと、ゲートに供給され
る第１の制御信号に同期して各該信号線とアース線との
間を導通／遮断状態にするディスチャージトランジスタ
とを備え、該ディスチャージトランジスタは、複数の電
界効果トランジスタを直列接続し、直列接続された各該
電界効果トランジスタのゲートを共通に接続して構成す
る。
信号線を備えた半導体集積回路に関し、ダイナミックな
信号線のチャージ抜けを防止することを目的とし、 複数の信号線と、ゲートに供給される第１の制御信号に
同期して各該信号線と電源供給線の間を導通／遮断状態
にするプリチャージトランジスタと、ゲートに供給され
る第１の制御信号に同期して各該信号線とアース線との
間を導通／遮断状態にするディスチャージトランジスタ
とを備え、該ディスチャージトランジスタは、複数の電
界効果トランジスタを直列接続し、直列接続された各該
電界効果トランジスタのゲートを共通に接続して構成す
る。
本発明は、プリチャージ及びディスチャージを行うダイ
ナミックな信号線を備えた半導体集積回路に関する。
ナミックな信号線を備えた半導体集積回路に関する。
半導体集積回路の動作の高速化に伴い、プリチャージ及
びディスチャージを行うダイナミックな信号線が多数使
用されている。 例えば第３図に示す如く、バスＢ０〜Ｂ３１と電源供給
源■。Ｄとの間がそれぞれｐＭＯ３）ランジスタＰＴ０
〜ＰＴ３１を介して接続され、ｐＭＯ３）ランジスタＰ
ＴＯ−ＰＴ３１のゲートに共通にクロックφ１が供給さ
れる。第４図に示す如くクロックφ１が低レベルになる
と、ｐＭＯ３）ランジスタＰＴ０〜ＰＴ３１がオンにな
り、バスＢ０〜Ｂ３１がプリチャージされる。 一方、バスＢ０〜Ｂ３１とアース線Ｖ ｓｓとの間がそ
れぞれｎＭＯ３）ランジスタＮＴＯ−ＮＴ３１を介して
接続されている。ｎＭＯ３）ランジスタＮＴ０〜ＮＴ３
１にはそれぞれアンドゲートＡ０〜Ａ３１の出力が供給
される。アンドゲートＡ０〜Ａ３１は、その一方の入力
端子にクロックφ０が供給され、他方の入力端子にそれ
ぞれレジスタＲのピッ）Ｒ０〜Ｒ３１の電圧が供給され
る。 上記構成にふいて、例えばピッ）ＲＯの値が１でピッ）
Ｒ１−Ｒ３１の値が全て０の場合、クロックφ０が高レ
ベルの状態ではｎＭＯ３）ランジスタＮＴ０〜ＮＴ３１
がオフ状態になっている。 この状態から、クロックφ０が高レベルになると、ＮＴ
Ｉ−ＮＴ３１が同時にオンになり、第４図に示す如くバ
ス８１〜Ｂ３１がディスチャージされる。
びディスチャージを行うダイナミックな信号線が多数使
用されている。 例えば第３図に示す如く、バスＢ０〜Ｂ３１と電源供給
源■。Ｄとの間がそれぞれｐＭＯ３）ランジスタＰＴ０
〜ＰＴ３１を介して接続され、ｐＭＯ３）ランジスタＰ
ＴＯ−ＰＴ３１のゲートに共通にクロックφ１が供給さ
れる。第４図に示す如くクロックφ１が低レベルになる
と、ｐＭＯ３）ランジスタＰＴ０〜ＰＴ３１がオンにな
り、バスＢ０〜Ｂ３１がプリチャージされる。 一方、バスＢ０〜Ｂ３１とアース線Ｖ ｓｓとの間がそ
れぞれｎＭＯ３）ランジスタＮＴＯ−ＮＴ３１を介して
接続されている。ｎＭＯ３）ランジスタＮＴ０〜ＮＴ３
１にはそれぞれアンドゲートＡ０〜Ａ３１の出力が供給
される。アンドゲートＡ０〜Ａ３１は、その一方の入力
端子にクロックφ０が供給され、他方の入力端子にそれ
ぞれレジスタＲのピッ）Ｒ０〜Ｒ３１の電圧が供給され
る。 上記構成にふいて、例えばピッ）ＲＯの値が１でピッ）
Ｒ１−Ｒ３１の値が全て０の場合、クロックφ０が高レ
ベルの状態ではｎＭＯ３）ランジスタＮＴ０〜ＮＴ３１
がオフ状態になっている。 この状態から、クロックφ０が高レベルになると、ＮＴ
Ｉ−ＮＴ３１が同時にオンになり、第４図に示す如くバ
ス８１〜Ｂ３１がディスチャージされる。
ところが、動作の高速化に加え、回路素子の微細化が進
んでゲート長がサブミクロンレベルとなり、そのうえ、
同時に動作する信号線の本数が増大したため、バス８１
〜Ｂ３１が同時にディスチャージされる際にアース線Ｖ
ｓｓの電位が一時的に上昇する。アース線Ｖ ｓｓの
電位が元の電位に復帰する際、後述の如く、バスＢＯに
蓄積された電荷がｎＭＯ３）ランジスタＮＴＯを介して
了−ス線Ｖ ｓｓへ流れるというバスのチャージ抜けが
生じ、バスＢ０〜Ｂ３１上のデータを不図示の回路で読
み込むと、バスＢＯが低レベルと判定される恐れがある
。 第５図はこのチャージ抜けを説明するためのｎＭＯ３）
ランジスタＮＴＯの縦断面を示す。 このｎＭＯ５）ランジスタＮＴＯは、ｎ型基板１０に、
拡散層であるｐウェル１２が形成され、ｐウェル１２に
、拡散層であるドレイン１４、ソース１６及びウェルコ
ンタクト１８が形成され、ドレイン１４とソース１６の
間の上方に、不図示のゲート酸化膜を介してゲート２０
が形成されている。図中、２２は絶縁酸化膜であり、２
４は、ドレイン１４とｐウェル１２とソース１６とによ
り形成される寄生ｎｐｎ型トランジスタであり、２６は
、ウェルコンタクト１８からドレイン１４とソース１６
との間までのｐウェル１２の抵抗である。 上記ディスチャージの際には、アース線Ｖｓｓの電位は
、−旦上昇した後元の電位に復帰する。これに伴い、寄
生ｎｐｎ型トランジスタ２４のベース電位も一旦上昇し
た後元の電位に復帰する。しかし、寄生ｎｐｎ型トラン
ジスタ２４のベース電位の復帰は、抵抗２６の存在によ
り、アース線Ｖ、５の電位の復帰よりも遅れる。このた
め、−時的に、寄生ｎｐｎ型トランジスタ２４のベース
・エミッタ間に順バイアスが加わり、ベース・コレクタ
間に逆バイアスが加わって、バスＢＯから寄生ｎｐｎ型
トランジスタ２４を介しアース線Ｖ ｓｓヘチャージ抜
けが生ずる。 本発明の目的は、近い将来に発生するであろうこのよう
な問題点に鑑み、ダイナミックな信号線のチャージ抜け
を防止することができる半導体集積回路を提供すること
にある。
んでゲート長がサブミクロンレベルとなり、そのうえ、
同時に動作する信号線の本数が増大したため、バス８１
〜Ｂ３１が同時にディスチャージされる際にアース線Ｖ
ｓｓの電位が一時的に上昇する。アース線Ｖ ｓｓの
電位が元の電位に復帰する際、後述の如く、バスＢＯに
蓄積された電荷がｎＭＯ３）ランジスタＮＴＯを介して
了−ス線Ｖ ｓｓへ流れるというバスのチャージ抜けが
生じ、バスＢ０〜Ｂ３１上のデータを不図示の回路で読
み込むと、バスＢＯが低レベルと判定される恐れがある
。 第５図はこのチャージ抜けを説明するためのｎＭＯ３）
ランジスタＮＴＯの縦断面を示す。 このｎＭＯ５）ランジスタＮＴＯは、ｎ型基板１０に、
拡散層であるｐウェル１２が形成され、ｐウェル１２に
、拡散層であるドレイン１４、ソース１６及びウェルコ
ンタクト１８が形成され、ドレイン１４とソース１６の
間の上方に、不図示のゲート酸化膜を介してゲート２０
が形成されている。図中、２２は絶縁酸化膜であり、２
４は、ドレイン１４とｐウェル１２とソース１６とによ
り形成される寄生ｎｐｎ型トランジスタであり、２６は
、ウェルコンタクト１８からドレイン１４とソース１６
との間までのｐウェル１２の抵抗である。 上記ディスチャージの際には、アース線Ｖｓｓの電位は
、−旦上昇した後元の電位に復帰する。これに伴い、寄
生ｎｐｎ型トランジスタ２４のベース電位も一旦上昇し
た後元の電位に復帰する。しかし、寄生ｎｐｎ型トラン
ジスタ２４のベース電位の復帰は、抵抗２６の存在によ
り、アース線Ｖ、５の電位の復帰よりも遅れる。このた
め、−時的に、寄生ｎｐｎ型トランジスタ２４のベース
・エミッタ間に順バイアスが加わり、ベース・コレクタ
間に逆バイアスが加わって、バスＢＯから寄生ｎｐｎ型
トランジスタ２４を介しアース線Ｖ ｓｓヘチャージ抜
けが生ずる。 本発明の目的は、近い将来に発生するであろうこのよう
な問題点に鑑み、ダイナミックな信号線のチャージ抜け
を防止することができる半導体集積回路を提供すること
にある。
本発明に係る半導体集積回路を、実施例図面を参照して
説明する。 この半導体集積回路は、第１図に示す如く、複数の信号
線、例えば３２本のバスＢ０〜Ｂ３１と、ゲートに供給
される第１の制御信号、例えばクロックφ１に同期して
各バスＢ０〜Ｂ３１と電源供給源Ｖ ＤＤの間を導通／
遮断状態にするプリチャージトランジスタ、例えばｐＭ
Ｏ３）ランジスタＰＴ０〜ＰＴ３１と、ゲートに供給さ
れる第２の制御信号、例えばクロックφ０に同期してバ
スＢ０〜Ｂ３１とアース線Ｖｓｓとの間を導通／遮断状
態にするディスチャージトランジスタとを備えている。 このディスチャージトランジスタは、複数の電界効果ト
ランジスタ、例えばｎＭＯ３）ランジスタＮＴｉとＭＴ
ｉ（ｉ＝ｏ〜３１）とを直列接続し、直列接続されたｎ
ＭＯ３）ランジスタＮＴｉとＭＴｉ（ｉ＝Ｑ〜３１）の
ゲートを共通に接続して構成されている。
説明する。 この半導体集積回路は、第１図に示す如く、複数の信号
線、例えば３２本のバスＢ０〜Ｂ３１と、ゲートに供給
される第１の制御信号、例えばクロックφ１に同期して
各バスＢ０〜Ｂ３１と電源供給源Ｖ ＤＤの間を導通／
遮断状態にするプリチャージトランジスタ、例えばｐＭ
Ｏ３）ランジスタＰＴ０〜ＰＴ３１と、ゲートに供給さ
れる第２の制御信号、例えばクロックφ０に同期してバ
スＢ０〜Ｂ３１とアース線Ｖｓｓとの間を導通／遮断状
態にするディスチャージトランジスタとを備えている。 このディスチャージトランジスタは、複数の電界効果ト
ランジスタ、例えばｎＭＯ３）ランジスタＮＴｉとＭＴ
ｉ（ｉ＝ｏ〜３１）とを直列接続し、直列接続されたｎ
ＭＯ３）ランジスタＮＴｉとＭＴｉ（ｉ＝Ｑ〜３１）の
ゲートを共通に接続して構成されている。
プリチャージされたバスＢ０〜Ｂ３１に対し、例えばｎ
ＭＯ３）ランジスタＮＴＯ及びＭＴＯをオフにしたまま
、ｎＭＯＳトランジスタＮＴＩ〜ＮＴ３１及びＭＴＩ〜
ＭＴ３１を同時にオンにすると、バスＢ１〜Ｂ３１がデ
ィスチャージされる。 この際、アース線Ｖ ＳＳの電位は、−旦上昇した後元
の電位に復帰する。これに伴い、ｎＭＯ３）ランジスタ
ＮＴＯ及びＭＴＯの第５図に示すような寄生ｎｐｎ型ト
ランジスタ２４のベース電位も一旦上昇した後元の電位
に復帰する。寄生ｎｐｎ型トランジスタ２４のベース電
位の復帰は、抵抗２６の存在により、アース線Ｖ ＳＳ
の電位の復帰よりも遅れる。 しかし、ｎＭＯ３）ランジスタＮＴＯ１ＭＴＯ間のノー
ドはフローティングノードの為、寄生ｎｐｎ型トランジ
スタ２４の動作条件が調わず、寄生ｎｐｎ型トランジス
タ２４は非動作状態となり、バスＢＯからｎＭＯ３）ラ
ンジスタＮＴＯ及びＭＴＯを介してアース線Ｖ ５５ヘ
チャージ抜けするのが防止される。
ＭＯ３）ランジスタＮＴＯ及びＭＴＯをオフにしたまま
、ｎＭＯＳトランジスタＮＴＩ〜ＮＴ３１及びＭＴＩ〜
ＭＴ３１を同時にオンにすると、バスＢ１〜Ｂ３１がデ
ィスチャージされる。 この際、アース線Ｖ ＳＳの電位は、−旦上昇した後元
の電位に復帰する。これに伴い、ｎＭＯ３）ランジスタ
ＮＴＯ及びＭＴＯの第５図に示すような寄生ｎｐｎ型ト
ランジスタ２４のベース電位も一旦上昇した後元の電位
に復帰する。寄生ｎｐｎ型トランジスタ２４のベース電
位の復帰は、抵抗２６の存在により、アース線Ｖ ＳＳ
の電位の復帰よりも遅れる。 しかし、ｎＭＯ３）ランジスタＮＴＯ１ＭＴＯ間のノー
ドはフローティングノードの為、寄生ｎｐｎ型トランジ
スタ２４の動作条件が調わず、寄生ｎｐｎ型トランジス
タ２４は非動作状態となり、バスＢＯからｎＭＯ３）ラ
ンジスタＮＴＯ及びＭＴＯを介してアース線Ｖ ５５ヘ
チャージ抜けするのが防止される。
以下、図面に基づいて本発明の一実施例を説明する。
第１図はダイナミックバス駆動回路を示す。第３図と同
一構成要素には同一符号を付してその説明を省略する。 第２図は第４図に対応したタイミングチャートである。 第３図と異なる点は、ｎＭＯ５）ランジスタＮＴ０〜Ｎ
Ｔ３１にそれぞれｎＭＯ３）ランジスタＭＴ ０〜ＭＴ
３１を直列接続し、ｎＭＯ５）ランジスタＮＴｉとＭ
Ｔ’１（ｉ＝ｏ〜３１）のゲートを共通に接続し、ｎＭ
Ｏ３）ランジスタＭＴ０〜ＭＴ３１の各ソースを共通に
アース線Ｖ ＳＳに接続している点である。他の点は第
３図と同一である。 上記構成において、クロックφ１が低レベルになると、
ｐＭＯ５）ランジスタＰＴ０〜ＰＴ３１がオンになり、
バスＢ０〜Ｂ３１がプリチャージされる。 例えばピッ）ＲＯの値が１でＲ１−Ｒ３１の値が全て０
０場合、クロックφ０が高レベルの状態ではｎ ＭＣＳ
）ランジスタＮＴ０〜ＮＴ３１がオフ状態になってい
る。この状態から、クロックφ０が低レベルになると、
ｎＭＯ３）ランジスタＮＴ１〜ＮＴ３１が同時にオンに
なり、第２図に示す如くバスＢ１〜Ｂ３１がディスチャ
ージされる。 この際、アース線ＶＳＳの電位は、−旦上昇した後元の
電位に復帰する。これに伴い、ｎＭＯ３）ランジスタＮ
ＴＯ及びＭＴＯの第５図に示すような寄生ｎｐｎ型トラ
ンジスタ２４のベース電位も一旦上昇した後元の電位に
復帰する。寄生ｎｐｎ型トランジスタ２４のベース電位
の復帰は、抵抗２６の存在により、アース線ＶＳＳの電
位の復帰よりも遅れる。 シカシ、ｎＭＯＳトランジスタＮＴｏ、ＭＴ。 間のノードはフローティングノードの為、寄生ｎｐｎ型
トランジスタ２４の動作条件が調わず、寄生ｎｐｎ型ト
ランジスタ２４は非動作状態となり、バスＢＯからｎＭ
Ｏ３）ランジスタＮＴＯ及びＭＴＯを介してアースｉｔ
Ｖ ｓ−ヘチャージ抜けするのが防止される（第２図
（Ｅ））。なお、ｎ Ｍ ＯＳトランジスタＮＴｉとＭ
Ｔｉを直列接続することによる抵抗の増大は、ｎＭＯ３
）ランジスタＮＴｌとＭＴｉのサイズを大きくすること
により防止できる。
一構成要素には同一符号を付してその説明を省略する。 第２図は第４図に対応したタイミングチャートである。 第３図と異なる点は、ｎＭＯ５）ランジスタＮＴ０〜Ｎ
Ｔ３１にそれぞれｎＭＯ３）ランジスタＭＴ ０〜ＭＴ
３１を直列接続し、ｎＭＯ５）ランジスタＮＴｉとＭ
Ｔ’１（ｉ＝ｏ〜３１）のゲートを共通に接続し、ｎＭ
Ｏ３）ランジスタＭＴ０〜ＭＴ３１の各ソースを共通に
アース線Ｖ ＳＳに接続している点である。他の点は第
３図と同一である。 上記構成において、クロックφ１が低レベルになると、
ｐＭＯ５）ランジスタＰＴ０〜ＰＴ３１がオンになり、
バスＢ０〜Ｂ３１がプリチャージされる。 例えばピッ）ＲＯの値が１でＲ１−Ｒ３１の値が全て０
０場合、クロックφ０が高レベルの状態ではｎ ＭＣＳ
）ランジスタＮＴ０〜ＮＴ３１がオフ状態になってい
る。この状態から、クロックφ０が低レベルになると、
ｎＭＯ３）ランジスタＮＴ１〜ＮＴ３１が同時にオンに
なり、第２図に示す如くバスＢ１〜Ｂ３１がディスチャ
ージされる。 この際、アース線ＶＳＳの電位は、−旦上昇した後元の
電位に復帰する。これに伴い、ｎＭＯ３）ランジスタＮ
ＴＯ及びＭＴＯの第５図に示すような寄生ｎｐｎ型トラ
ンジスタ２４のベース電位も一旦上昇した後元の電位に
復帰する。寄生ｎｐｎ型トランジスタ２４のベース電位
の復帰は、抵抗２６の存在により、アース線ＶＳＳの電
位の復帰よりも遅れる。 シカシ、ｎＭＯＳトランジスタＮＴｏ、ＭＴ。 間のノードはフローティングノードの為、寄生ｎｐｎ型
トランジスタ２４の動作条件が調わず、寄生ｎｐｎ型ト
ランジスタ２４は非動作状態となり、バスＢＯからｎＭ
Ｏ３）ランジスタＮＴＯ及びＭＴＯを介してアースｉｔ
Ｖ ｓ−ヘチャージ抜けするのが防止される（第２図
（Ｅ））。なお、ｎ Ｍ ＯＳトランジスタＮＴｉとＭ
Ｔｉを直列接続することによる抵抗の増大は、ｎＭＯ３
）ランジスタＮＴｌとＭＴｉのサイズを大きくすること
により防止できる。
以上説明した如く、本発明に係る半導体集積回路によれ
ば、動作の高速化、回路素子の微細化、同時動作する信
号線の本数の増大により、近い将来発生するであろうダ
イナミック信号線のチャージ抜けを防止することができ
るという効果を奏し、半導体集積回路の信頼性向上に寄
与するところが大きい。
ば、動作の高速化、回路素子の微細化、同時動作する信
号線の本数の増大により、近い将来発生するであろうダ
イナミック信号線のチャージ抜けを防止することができ
るという効果を奏し、半導体集積回路の信頼性向上に寄
与するところが大きい。
第１図及び第２図は本発明に係る半導体集積回路の一実
施例に係り、 第１図はダイナミックバス駆動回路、 第２図（Ａ）〜（Ｅ）はこの回路の動作を示すタイミン
グチャートである。 第３図乃至第５図は従来例に係り、 第３図はダイナミックバス駆動回路、 第４図（Ａ）〜（Ｅ）はこの回路の動作を示すタイミン
グチャート、 第５図はバスのチャージ抜けを説明するたｔのｎＭＯ３
）ランジスタの縦断面図である。 図中、 φ０、φ１はクロック ＢＯ−８３１はバス Ｖｎｏは電源供給源 Ｖ ＳＳはアース線 ＰＴ０〜ＰＴ３１はｐＭＯ３）ランジスタＮＴ０〜ＮＴ
３１、ＭＴ０〜ＭＴ３１はｎＭ。 Ｓトランジスタ Ａ０〜Ａ３１はアンドゲート Ｒはレジスタ １１．掖、−二
一 Ｐｌ”１ 第４図 ２４：寄生ｎｐｎ型トランジスタ バスのチャージ抜け
施例に係り、 第１図はダイナミックバス駆動回路、 第２図（Ａ）〜（Ｅ）はこの回路の動作を示すタイミン
グチャートである。 第３図乃至第５図は従来例に係り、 第３図はダイナミックバス駆動回路、 第４図（Ａ）〜（Ｅ）はこの回路の動作を示すタイミン
グチャート、 第５図はバスのチャージ抜けを説明するたｔのｎＭＯ３
）ランジスタの縦断面図である。 図中、 φ０、φ１はクロック ＢＯ−８３１はバス Ｖｎｏは電源供給源 Ｖ ＳＳはアース線 ＰＴ０〜ＰＴ３１はｐＭＯ３）ランジスタＮＴ０〜ＮＴ
３１、ＭＴ０〜ＭＴ３１はｎＭ。 Ｓトランジスタ Ａ０〜Ａ３１はアンドゲート Ｒはレジスタ １１．掖、−二
一 Ｐｌ”１ 第４図 ２４：寄生ｎｐｎ型トランジスタ バスのチャージ抜け
Claims (1)
- 【特許請求の範囲】 複数の信号線（Ｂ０〜Ｂ３１）と、 ゲートに供給される第１の制御信号（φ１）に同期して
、各該信号線と電源供給線（Ｖ＿Ｄ＿Ｄ）の間を導通／
遮断状態にするプリチャージトランジスタ（ＰＴ０〜Ｐ
Ｔ３１）と、 ゲートに供給される第２の制御信号（φ０）に同期して
、各該信号線とアース線（Ｖ＿Ｓ＿Ｓ）との間を導通／
遮断状態にするディスチャージトランジスタと、 を備えた半導体集積回路において、 該ディスチャージトランジスタは、複数の電界効果トラ
ンジスタ（ＮＴｉ、ＭＴｉ、ｉ＝０〜３１）を直列接続
し、直列接続された各該電界効果トランジスタのゲート
を共通に接続して構成されていることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222781A JPH04104610A (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222781A JPH04104610A (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04104610A true JPH04104610A (ja) | 1992-04-07 |
Family
ID=16787794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222781A Pending JPH04104610A (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04104610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5655161A (en) * | 1993-03-12 | 1997-08-05 | Nikon Corporation | Photometric device for a camera |
-
1990
- 1990-08-24 JP JP2222781A patent/JPH04104610A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5655161A (en) * | 1993-03-12 | 1997-08-05 | Nikon Corporation | Photometric device for a camera |
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