JPH0397036A - 割込み制御回路 - Google Patents
割込み制御回路Info
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- JPH0397036A JPH0397036A JP1234956A JP23495689A JPH0397036A JP H0397036 A JPH0397036 A JP H0397036A JP 1234956 A JP1234956 A JP 1234956A JP 23495689 A JP23495689 A JP 23495689A JP H0397036 A JPH0397036 A JP H0397036A
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- 238000007689 inspection Methods 0.000 claims description 12
- 238000012545 processing Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は１チップ●マイクロコンピュータに内蔵され
る割込み制御回路に係り、特にその検査が容易に行える
ような割込み制御回路に関する。
る割込み制御回路に係り、特にその検査が容易に行える
ような割込み制御回路に関する。
（従来の技術）
マイクロコンピュータ等の割込み制御回路は、複数の割
込み要求に対して優先順位を決定し、最も優先順位の高
い割込みの要求をＣＰＵに対して出力する。
込み要求に対して優先順位を決定し、最も優先順位の高
い割込みの要求をＣＰＵに対して出力する。
従来、この種の割込み制御回路には複゛数個の割込み要
求ラッチが設けられ、割込み要求対象、例えばシリアル
もしくはパラレルＩ／Ｏ（人出力回路）、Ａ／Ｄ変換回
路、タイマ等からの割込み要求信号に基づいて各ラッチ
をセットし、ＣＰＵにおける割込み処理の終了後は割込
み要求クリア信号によって各ラッチをクリアするように
していた。
求ラッチが設けられ、割込み要求対象、例えばシリアル
もしくはパラレルＩ／Ｏ（人出力回路）、Ａ／Ｄ変換回
路、タイマ等からの割込み要求信号に基づいて各ラッチ
をセットし、ＣＰＵにおける割込み処理の終了後は割込
み要求クリア信号によって各ラッチをクリアするように
していた。
ところで、上記のような割込み制御回路そのものが単独
にＬＳＩ化されている場合は、割込み要求信号をＬＳＩ
の端子から入力することができるため、割込み制御回路
の検査時に外部から任意の検査パターンを加えることが
でき、上記各割込み要求ラッチを任意の状態に設定する
ことができる。
にＬＳＩ化されている場合は、割込み要求信号をＬＳＩ
の端子から入力することができるため、割込み制御回路
の検査時に外部から任意の検査パターンを加えることが
でき、上記各割込み要求ラッチを任意の状態に設定する
ことができる。
しかし、上記割込み制御回路が１チップ・マイクロコン
ピュータ内に組込まれている場合には、割込み要求信号
は同じＬＳＩ内の人出力回路から直接、割込み制御回路
に人力され、外部端子からは人力することができない。
ピュータ内に組込まれている場合には、割込み要求信号
は同じＬＳＩ内の人出力回路から直接、割込み制御回路
に人力され、外部端子からは人力することができない。
従って、特定の割込み要求ラッチをセットするためには
、その割込み要求ラッチが接続されている人出力回路を
適切に設定する必要がある。このことは、下記に示すよ
うに割込み制御回路の優先順位決定手段の検査を行う時
の大きな障害となっている。
、その割込み要求ラッチが接続されている人出力回路を
適切に設定する必要がある。このことは、下記に示すよ
うに割込み制御回路の優先順位決定手段の検査を行う時
の大きな障害となっている。
■ 割込み制御回路を独立に検査することができない。
■ 多数の組合わせを検査するための検査人力パターン
数が長大化し、検査時間の長大化を招く。
数が長大化し、検査時間の長大化を招く。
■ 検査入力パターンの作成が容易にできない。
特に、■及び■は、入出力回路が高機能化されており、
割込み要求信号が多数存在する場合に顕著となる。また
、人出力回路にタイマを含んでいる場合には、タイマか
らは所定周期で信号が出力されているため、特に顕著と
なる。
割込み要求信号が多数存在する場合に顕著となる。また
、人出力回路にタイマを含んでいる場合には、タイマか
らは所定周期で信号が出力されているため、特に顕著と
なる。
（発明が解決しようとする課題）
このように従来の割込み制御回路は、１チッブ●マイク
ロコンビュータに内蔵された場合には特に優先順位決定
機能の検査に要する特開が極めて長くなり、検査を容易
に行うことができないという欠点がある。
ロコンビュータに内蔵された場合には特に優先順位決定
機能の検査に要する特開が極めて長くなり、検査を容易
に行うことができないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、容易に検査を行うことができる割込
み制御回路を提供することにある。
あり、その目的は、容易に検査を行うことができる割込
み制御回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の割込み制御回路は、複数の割込み要求゛対象
からの各割込み要求信号をそれぞれ保持すると共に、内
部バス上の信号に応じて保持内容が設定可能な複数の要
求保持手段と、上記複数の各要求保持手段で保持された
割込み要求信号の優先順位を決定する優先順位決定手段
と、通常の動作モード及び検査モードとを区別するため
のモード情報を保持するモード情報保持手段と、上記モ
ード情報保持手段で検査モード情報が保持されている際
に、上記要求保持手段の保持内容を上記内部バス上の信
号に基づいて設定させる制御手段とを具備したことを特
徴とする。
からの各割込み要求信号をそれぞれ保持すると共に、内
部バス上の信号に応じて保持内容が設定可能な複数の要
求保持手段と、上記複数の各要求保持手段で保持された
割込み要求信号の優先順位を決定する優先順位決定手段
と、通常の動作モード及び検査モードとを区別するため
のモード情報を保持するモード情報保持手段と、上記モ
ード情報保持手段で検査モード情報が保持されている際
に、上記要求保持手段の保持内容を上記内部バス上の信
号に基づいて設定させる制御手段とを具備したことを特
徴とする。
さらにこの発明の割込み制御回路は、複数の割込み要求
対象からの各割込み要求信号をそれぞれ保持する複数の
第１要求保持手段と、それぞれ内部バス上の信号に応じ
て保持内容が設定可能な複数の第２要求保持手段と、上
記複数の第１各要求保持手段もしくは複数の第２各要求
保持手段で保持された割込み要求信号の優先順位を決定
する優先順位決定手段と、通常の動作モード及び検査モ
ードとを区別するためのモード情報を保持するモード情
報保持手段と、上記モード情報保持手段で検査モード情
報が保持されている際には、上記複数の第２要求保持手
段のみの動作を可能にさせる制御手段とを具備したこと
を特徴とする。
対象からの各割込み要求信号をそれぞれ保持する複数の
第１要求保持手段と、それぞれ内部バス上の信号に応じ
て保持内容が設定可能な複数の第２要求保持手段と、上
記複数の第１各要求保持手段もしくは複数の第２各要求
保持手段で保持された割込み要求信号の優先順位を決定
する優先順位決定手段と、通常の動作モード及び検査モ
ードとを区別するためのモード情報を保持するモード情
報保持手段と、上記モード情報保持手段で検査モード情
報が保持されている際には、上記複数の第２要求保持手
段のみの動作を可能にさせる制御手段とを具備したこと
を特徴とする。
（作用）
この発明の割込み制御回路では、検査モードの際に、内
部バス上の信号に応じて複数の要求保持手段の保持内容
が設定される。これにより、複数の割込み要求対象から
の割込み要求によらずに自由に要求保持手段の保持内容
を設定することができる。
部バス上の信号に応じて複数の要求保持手段の保持内容
が設定される。これにより、複数の割込み要求対象から
の割込み要求によらずに自由に要求保持手段の保持内容
を設定することができる。
さらにこの発明の割込み制御回路では、検査モードの際
に複数の第２要求保持手段のみの動作を可能にさせ、内
部バス上の信号に応じてこれら複数の第２要求保持手段
の保持内容が設定される。
に複数の第２要求保持手段のみの動作を可能にさせ、内
部バス上の信号に応じてこれら複数の第２要求保持手段
の保持内容が設定される。
これにより、複数の割込み要求対象からの割込み要求に
よらずに自由に第２要求保持手段の保持内容を設定する
ことができる。
よらずに自由に第２要求保持手段の保持内容を設定する
ことができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第３図はこの発明に係る割込み制御回路が内蔵された１
チップ・マイクロコンビュータの全体の構或を示すブロ
ック図である。図において、１１はＣＰＵ （中央演算
処理回路）、ｌ２はこの発明に係る割込み制御回路（Ｉ
ＲＣ）、１３はシリアル人出力回路（ＳＩＯ）、１４は
アナログ／ディジタル変換回路（Ａ／Ｄ） 、１５はタ
イマ、１Ｂはパラレル入出力回路（ＰＩＯ）、１７はラ
ンダム・アクセス・メモリ （ＲＡＭ） 、１ｇはリー
ド●オンリ・メモリ（ＲＯＭ）であり、これらは内部バ
スｌ９によって相互に接続されている。
チップ・マイクロコンビュータの全体の構或を示すブロ
ック図である。図において、１１はＣＰＵ （中央演算
処理回路）、ｌ２はこの発明に係る割込み制御回路（Ｉ
ＲＣ）、１３はシリアル人出力回路（ＳＩＯ）、１４は
アナログ／ディジタル変換回路（Ａ／Ｄ） 、１５はタ
イマ、１Ｂはパラレル入出力回路（ＰＩＯ）、１７はラ
ンダム・アクセス・メモリ （ＲＡＭ） 、１ｇはリー
ド●オンリ・メモリ（ＲＯＭ）であり、これらは内部バ
スｌ９によって相互に接続されている。
また、それぞれが上記ＣＰＵＩＩに対する割込み要求対
象である上記シリアル入出力回路ｌ３、アナログ／ディ
ジタル変換回路１４、タイマｌ５及びパラレル人出力回
路ｌ８から出力される割込み要求信号は、専用の割込み
信号線を介して上記割込み制御回路ｌ２に入力される。
象である上記シリアル入出力回路ｌ３、アナログ／ディ
ジタル変換回路１４、タイマｌ５及びパラレル人出力回
路ｌ８から出力される割込み要求信号は、専用の割込み
信号線を介して上記割込み制御回路ｌ２に入力される。
割込み要求信号が入力されると、割込み制御回路ｌ２は
予め各割込み要求対象に与えられた割込みの優先順位及
び割込み優先レベル等に基づいて各割込み要求信号の優
先順位を決定し、最優先の割込み要求信号をＣＰＵＩＩ
に伝える。
予め各割込み要求対象に与えられた割込みの優先順位及
び割込み優先レベル等に基づいて各割込み要求信号の優
先順位を決定し、最優先の割込み要求信号をＣＰＵＩＩ
に伝える。
第４図は上記第３図の１チップ・マイクロコンピュータ
゛からこの発明に係る割込み制御回路（ＩＲＣ）１２の
みを抽出して示すブロック図である。前記各割込み要求
対象から出力される割込み要求信号は、各要因毎に設け
られた複数個の各割込み処理回路２１，・・・に供給さ
れる。また、これら各割込み処理回路２１，・・・には
上記内部バスｌ９上の信号が供給される。さらに、上記
各割込み処理回路２１，・・・には制御レジスタ２２に
記憶されている各種信号が並列に供給される。上記各割
込み処理回路２１，・・・は、各割込み要求対象からの
割込み要求信号もしくは内部バスｌ９上の信号をいった
ん内部ラッチでラッチし、所定の処理を施した後に優先
順位決定回路２３に出力する。上記優先順位決定回路２
３にも上記制御レジスタ２２に記憶されている各種信号
が供給され、この優先順位決定回路２３は、上記各割込
み処理回路２１，・・・の出力及び上記制御レジスタ２
２のからの出力信号に基づいて各割込み要求信号の優先
順位を決定し、最優先の割込み要求信号を決定して上記
ＣＰＵＩＩに伝える。
゛からこの発明に係る割込み制御回路（ＩＲＣ）１２の
みを抽出して示すブロック図である。前記各割込み要求
対象から出力される割込み要求信号は、各要因毎に設け
られた複数個の各割込み処理回路２１，・・・に供給さ
れる。また、これら各割込み処理回路２１，・・・には
上記内部バスｌ９上の信号が供給される。さらに、上記
各割込み処理回路２１，・・・には制御レジスタ２２に
記憶されている各種信号が並列に供給される。上記各割
込み処理回路２１，・・・は、各割込み要求対象からの
割込み要求信号もしくは内部バスｌ９上の信号をいった
ん内部ラッチでラッチし、所定の処理を施した後に優先
順位決定回路２３に出力する。上記優先順位決定回路２
３にも上記制御レジスタ２２に記憶されている各種信号
が供給され、この優先順位決定回路２３は、上記各割込
み処理回路２１，・・・の出力及び上記制御レジスタ２
２のからの出力信号に基づいて各割込み要求信号の優先
順位を決定し、最優先の割込み要求信号を決定して上記
ＣＰＵＩＩに伝える。
第１図は上記各割込み処理回路２１，・・・それぞれの
具体的な構成を示す回路図である。これら各割込み処理
回路２１．・・・は全て同じ構戊であるため、ここでは
一つの回路についてのみ説明する。前記内部バスｌ９は
複数ビットで構成されており、その最下位ビットである
ＤＢＯの信号は１ビットのラッチ回路３ｌのデータ人力
端（Ｄ）に供給されている。また、このラッチ回路３ｌ
の制御入力端（Ｇ）には書き込み制御信号ＷＲ Ｅ Ｑ
／ＭＡ Ｓ Ｋが供給される。さらに、このラッチ回路
３ｌのクリア入力端（Ｃ）にはＡＮＤゲート回路３２の
出力が供給される。上記ＡＮＤゲート回路３２には、モ
ード信号ＭＯＤＥがインバータ３３を介して供給される
と共にシステム・リセット信号ＲＥＳＥＴが供給される
。
具体的な構成を示す回路図である。これら各割込み処理
回路２１．・・・は全て同じ構戊であるため、ここでは
一つの回路についてのみ説明する。前記内部バスｌ９は
複数ビットで構成されており、その最下位ビットである
ＤＢＯの信号は１ビットのラッチ回路３ｌのデータ人力
端（Ｄ）に供給されている。また、このラッチ回路３ｌ
の制御入力端（Ｇ）には書き込み制御信号ＷＲ Ｅ Ｑ
／ＭＡ Ｓ Ｋが供給される。さらに、このラッチ回路
３ｌのクリア入力端（Ｃ）にはＡＮＤゲート回路３２の
出力が供給される。上記ＡＮＤゲート回路３２には、モ
ード信号ＭＯＤＥがインバータ３３を介して供給される
と共にシステム・リセット信号ＲＥＳＥＴが供給される
。
一方、前記各割込み要求対象から出力される割込み要求
信号ＩＲＥＱは１ビットのラッチ回路３４の制御入力端
（Ｇ）に供給される。このラッチ回路３４のデータ入力
端（Ｄ）は“１゜レベルである電源電圧に接続されてい
る。また、このラッチ回路３４のクリア入力端（Ｃ）に
はＡＮＤゲート回路３５の出力が供給される。このＡＮ
Ｄゲート回路３５には、モード信号ＭＯＤＥ，システム
●リセット信号ＲＥＳＥＴ及びＮＡＮＤゲート回路３Ｂ
の出力が供給される。さらに上記ＮＡＮＤゲート回路３
Ｂには、インバータ３７を介して前記内部バスｌ９の最
下位ビットであるＤＢＯの信号が供給される共に、書き
込み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが供給される
。
信号ＩＲＥＱは１ビットのラッチ回路３４の制御入力端
（Ｇ）に供給される。このラッチ回路３４のデータ入力
端（Ｄ）は“１゜レベルである電源電圧に接続されてい
る。また、このラッチ回路３４のクリア入力端（Ｃ）に
はＡＮＤゲート回路３５の出力が供給される。このＡＮ
Ｄゲート回路３５には、モード信号ＭＯＤＥ，システム
●リセット信号ＲＥＳＥＴ及びＮＡＮＤゲート回路３Ｂ
の出力が供給される。さらに上記ＮＡＮＤゲート回路３
Ｂには、インバータ３７を介して前記内部バスｌ９の最
下位ビットであるＤＢＯの信号が供給される共に、書き
込み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが供給される
。
上記２個のラッチ回路３１． ３４のＱ出力は共にＯＲ
ゲート回路３８に供給される。このＯＲゲート回路３８
の出力はタイミング設定用の１ビットのラッチ回路３９
のデータ人力端（Ｄ）に供給されると共に、トランスフ
ァゲート４０を介して内部バスｌ９の最下位ビットであ
るＤＢＯに出力される。また、このラッチ回路３９の制
御人力端（Ｇ）には図示しないタイミング信号発生回路
から出力されるタイミング信号ＴＭＧが供給される。そ
して、上記ラッチ回路３９のＱ出力は共にＡＮＤゲート
回路４ｌに供給される。
ゲート回路３８に供給される。このＯＲゲート回路３８
の出力はタイミング設定用の１ビットのラッチ回路３９
のデータ人力端（Ｄ）に供給されると共に、トランスフ
ァゲート４０を介して内部バスｌ９の最下位ビットであ
るＤＢＯに出力される。また、このラッチ回路３９の制
御人力端（Ｇ）には図示しないタイミング信号発生回路
から出力されるタイミング信号ＴＭＧが供給される。そ
して、上記ラッチ回路３９のＱ出力は共にＡＮＤゲート
回路４ｌに供給される。
もう１個の１ビットのラッチ回路４２は割込み要求信号
をマスクするためのものであり、前記内部バスｌ９の最
下位ビットであるＤＢＯよりも１桁上位であるＤＢＩの
信号がこのラッチ回路４２のデータ入力端（Ｄ）に供給
されている。また、このラッチ回路４２の制御入力端（
Ｇ）には書き込み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋ
が供給される。そして、このラッチ回路３ｌの０出力は
上記ＡＮＤゲート回路４ｔに供給され、Ｑ出力はトラン
スファゲート４３を介して内部バス１９のＤＢＩに出力
される。
をマスクするためのものであり、前記内部バスｌ９の最
下位ビットであるＤＢＯよりも１桁上位であるＤＢＩの
信号がこのラッチ回路４２のデータ入力端（Ｄ）に供給
されている。また、このラッチ回路４２の制御入力端（
Ｇ）には書き込み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋ
が供給される。そして、このラッチ回路３ｌの０出力は
上記ＡＮＤゲート回路４ｔに供給され、Ｑ出力はトラン
スファゲート４３を介して内部バス１９のＤＢＩに出力
される。
なお、上記両トランスファゲート４０． ４３それぞれ
の動作は、読み出し制御信号ＲＳＴＡＴに基づいて制御
される。
の動作は、読み出し制御信号ＲＳＴＡＴに基づいて制御
される。
第２図は前記第４図回路内の制御レジスタ２２の記憶状
態を示す図である。図示のように、この制御レジスタに
は、モード信号ＭＯＤＥ，割込み優先レベル数、読み出
し要求を示す信号ＲＥＱ，割込みマスクを示す信号ＭＡ
ＳＫ等の各種信号が書き込まれる。ここで、この制御レ
ジスタ２２の内容を読み出す際に使用される信号がＲＳ
ＴＡＴであり、書き込み信号がＷＲ Ｅ Ｑ／ＭＡ Ｓ
Ｋである。
態を示す図である。図示のように、この制御レジスタに
は、モード信号ＭＯＤＥ，割込み優先レベル数、読み出
し要求を示す信号ＲＥＱ，割込みマスクを示す信号ＭＡ
ＳＫ等の各種信号が書き込まれる。ここで、この制御レ
ジスタ２２の内容を読み出す際に使用される信号がＲＳ
ＴＡＴであり、書き込み信号がＷＲ Ｅ Ｑ／ＭＡ Ｓ
Ｋである。
これらの信号は前記ＣＰＵＩＩ（第３図に図示）による
ソフトウエア処理によって設定される。なお、割込み優
先レベル数は前記優先順位決定回路２３に供給され、割
込み要求信号の優先順位決定の際に使用される。
ソフトウエア処理によって設定される。なお、割込み優
先レベル数は前記優先順位決定回路２３に供給され、割
込み要求信号の優先順位決定の際に使用される。
次に上記構成でなる回路の動作を説明する。
まず、制御レジスタ２２のモード信号ＭＯＤＥのレベル
はｃｐｔｒｔｔによるソフトウエア処理により、通常の
動作モードの時は“１”レベルに、検査モードの時には
″０＠レベルにそれぞれ設定されるものとする。始めに
システム・リセット信号ＲＥ Ｓ ＥＴが“Ｏ”レベル
に立ち下がることにより、ＡＮＤゲート回路３２． ３
５の出力が共に“０”レベルになり、ラッチ回路３１．
３４が共にクリアされる。その後、システム・リセッ
ト信号ＲＥＳＥＴは“１”レベルに立ち上がる。
はｃｐｔｒｔｔによるソフトウエア処理により、通常の
動作モードの時は“１”レベルに、検査モードの時には
″０＠レベルにそれぞれ設定されるものとする。始めに
システム・リセット信号ＲＥ Ｓ ＥＴが“Ｏ”レベル
に立ち下がることにより、ＡＮＤゲート回路３２． ３
５の出力が共に“０”レベルになり、ラッチ回路３１．
３４が共にクリアされる。その後、システム・リセッ
ト信号ＲＥＳＥＴは“１”レベルに立ち上がる。
通常の動作モードの時は割込み要求信号ＩＲＥＱが入力
することにより、ラッチ回路３４がデータ入力端の“１
”レベルをラッチし、そのＱ出力が′１“レベルになる
。これにより、ＯＲゲート回路３８の出力が′１′レベ
ルになる。この後、図示しないタイミング信号発生回路
からタイミング信号ＴＭＧが出力されることにより、ラ
ッチ回路３９のＱ出力が“１１レベルになる。このとき
、マスク用のラッチ回路４２のＱ出力が“１”レベルの
非マスク状態であれば、ＡＮＤゲート回路４ｌの出力も
“１″レベルとなり、前記優先順位決定回路２３に対し
て割込み要求信号ＲＥＱが伝えられる。
することにより、ラッチ回路３４がデータ入力端の“１
”レベルをラッチし、そのＱ出力が′１“レベルになる
。これにより、ＯＲゲート回路３８の出力が′１′レベ
ルになる。この後、図示しないタイミング信号発生回路
からタイミング信号ＴＭＧが出力されることにより、ラ
ッチ回路３９のＱ出力が“１１レベルになる。このとき
、マスク用のラッチ回路４２のＱ出力が“１”レベルの
非マスク状態であれば、ＡＮＤゲート回路４ｌの出力も
“１″レベルとなり、前記優先順位決定回路２３に対し
て割込み要求信号ＲＥＱが伝えられる。
その後、優先順位が決定され、その割込み処理が終了し
た後は、ＣＰＵＩＩから内部バスｌ９ののＤＢＯに“○
”レベルが出力されると共に制御レジスタ２２に書き込
み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが印加される。
た後は、ＣＰＵＩＩから内部バスｌ９ののＤＢＯに“○
”レベルが出力されると共に制御レジスタ２２に書き込
み制御信号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが印加される。
これにより、インバータ３７の出力が“１″レベル、Ｎ
ＡＮＤゲート回路３６の出力が“０１レベルとなり、こ
れに続（ ＡＮＤゲート回路３５の出力が“０゜レベル
となり、ラッチ回路３４がクリアされる。
ＡＮＤゲート回路３６の出力が“０１レベルとなり、こ
れに続（ ＡＮＤゲート回路３５の出力が“０゜レベル
となり、ラッチ回路３４がクリアされる。
検査モードの時は制御レジスタ２２のモード信号ＭＯＤ
ＥがＣＰＵＩＩによるソフトウエア処理により゛０″レ
ベルに書き込まれる。このとき、ＡＮＤゲート回路３５
の出力が“Ｏ”レベルになり、ラッチ回路３４はクリア
状態に設定される。これに対し、ＡＮＤゲート回路３２
の出力は“１”レベルになり、ラッチ回路３ｌのクリア
状態が解除される。
ＥがＣＰＵＩＩによるソフトウエア処理により゛０″レ
ベルに書き込まれる。このとき、ＡＮＤゲート回路３５
の出力が“Ｏ”レベルになり、ラッチ回路３４はクリア
状態に設定される。これに対し、ＡＮＤゲート回路３２
の出力は“１”レベルになり、ラッチ回路３ｌのクリア
状態が解除される。
そして、このラッチ回路３ｌは内部バスｌ９のＤＢＯの
信号をラッチし、そのＱ出力はＯＲゲート回路３８を介
してラッチ回路３９に供給される。この後、図示しない
タイミング信号発生回路からタイミング信号ＴＭＧが出
力されることにより、ラッチ回路３９のＱ出力がデータ
入力端の信号己応じて設定され、さらに前記と同様にマ
スク用のラッチ回路４２のＱ出力に応じてマスクもしく
は非マスク状態でＡＮＤゲート回路４１から前記優先順
位決定回路２３に対して割込み要求信号ＲＥＱが伝えら
れる。
信号をラッチし、そのＱ出力はＯＲゲート回路３８を介
してラッチ回路３９に供給される。この後、図示しない
タイミング信号発生回路からタイミング信号ＴＭＧが出
力されることにより、ラッチ回路３９のＱ出力がデータ
入力端の信号己応じて設定され、さらに前記と同様にマ
スク用のラッチ回路４２のＱ出力に応じてマスクもしく
は非マスク状態でＡＮＤゲート回路４１から前記優先順
位決定回路２３に対して割込み要求信号ＲＥＱが伝えら
れる。
なお、マスク用のラッチ回路４２をマスク状態に設定す
る場合には、内部バスｌ９のＤＢＩに“１”レベルの信
号が与えられ、かつ制御レジスタ２２の書き込み制御信
号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが印加されることにより
、マスクが′１”レベルとなる。また、上記ラッチ回路
３１． ３４及び４２の各Ｑ出力は内部バス１９のＤＢ
Ｏ及びＤＢ１にそれぞれ読み出すことができる。これら
の信号の読み出しを行う場合には、制御レジスタ２２に
対して′１１レベルの読み出し制御信号ＲＳＴＡＴが印
加される。これによって、トランスファゲート４０．
４３が共に動作・状態にされ、ラッチ回路３ｌもしくは
３４のＱ出力が内部バス１９のＤＢＯに、ラッチ回路４
２のＱ出力が内部バスｌ９のＤＢ１にそれぞれ読み出さ
れる。
る場合には、内部バスｌ９のＤＢＩに“１”レベルの信
号が与えられ、かつ制御レジスタ２２の書き込み制御信
号ＷＲ Ｅ Ｑ／ＭＡ Ｓ Ｋが印加されることにより
、マスクが′１”レベルとなる。また、上記ラッチ回路
３１． ３４及び４２の各Ｑ出力は内部バス１９のＤＢ
Ｏ及びＤＢ１にそれぞれ読み出すことができる。これら
の信号の読み出しを行う場合には、制御レジスタ２２に
対して′１１レベルの読み出し制御信号ＲＳＴＡＴが印
加される。これによって、トランスファゲート４０．
４３が共に動作・状態にされ、ラッチ回路３ｌもしくは
３４のＱ出力が内部バス１９のＤＢＯに、ラッチ回路４
２のＱ出力が内部バスｌ９のＤＢ１にそれぞれ読み出さ
れる。
このように上記実施例によれば、検査モードの際に割込
み要求のセット、クリアがソフトウエアによって実現さ
れる。
み要求のセット、クリアがソフトウエアによって実現さ
れる。
ここで例えば、割込み優先レベル数が７レベル、全要因
数が３０の場合、従来では優先順位決定回路２３の検査
を行うためには１５万ステップの検査パターンを必要と
していた。これに対し、上記実施例回路によれば、検査
パターンが従来の１７１０の１万５千ステップに減少し
た。この結果、割込み制御回路自体の検査に要する時間
は従来の１／１０に短縮された。また、検査パターンを
作成するのに要する時間も従来の１／１０となり、従来
に比べて容易に検査を行うことが可能になった。
数が３０の場合、従来では優先順位決定回路２３の検査
を行うためには１５万ステップの検査パターンを必要と
していた。これに対し、上記実施例回路によれば、検査
パターンが従来の１７１０の１万５千ステップに減少し
た。この結果、割込み制御回路自体の検査に要する時間
は従来の１／１０に短縮された。また、検査パターンを
作成するのに要する時間も従来の１／１０となり、従来
に比べて容易に検査を行うことが可能になった。
［発明の効果］
以上、説明したようにこの発明によれば、容易に検査を
行うことができる割込み制御回路を提供することができ
る。
行うことができる割込み制御回路を提供することができ
る。
第１図はこの発明に係る割込み処理回路の具体的な構成
を示す回路図、第２図はこの発明を説明するために使用
される制御レジスタの記憶状態を示す図、第３図はこの
発明に係る割込み制御回路が内蔵された１チップ・マイ
クロコンピュータの・全体の構或を示すブロック図、第
４図は上記第３図の１チップ・マイクロコンピュータか
らこの発明に係る割込み制御回路のみを抽出して示すブ
ロック図である。 ＩＩ・・・ＣＰＵ （中央演算処理回路）、ｌ２・・・
割込み制御回路（ＩＲＣ）、１３・・・シリアル入出力
回路（ＳＩＯ）、１４・・・アナログ／ディジタル変換
回路（Ａ／Ｄ） 、１５・・・タイマ、１６・・・パラ
レル入出力回路（ＰＩＯ） １７・・・ランダムーア
クセス◆メモリ （ＲＡＭ） １ｇ・・・リード・
オンリ●メモリ（ＲＯＭ） 、１９・・・内部バス、２
ｌ・・・割込み処理回路、２２・・・制御レジスタ、２
３・・・優先順位決定回路、３１，３４， ３９． ４
２・・・ラッチ回路。
を示す回路図、第２図はこの発明を説明するために使用
される制御レジスタの記憶状態を示す図、第３図はこの
発明に係る割込み制御回路が内蔵された１チップ・マイ
クロコンピュータの・全体の構或を示すブロック図、第
４図は上記第３図の１チップ・マイクロコンピュータか
らこの発明に係る割込み制御回路のみを抽出して示すブ
ロック図である。 ＩＩ・・・ＣＰＵ （中央演算処理回路）、ｌ２・・・
割込み制御回路（ＩＲＣ）、１３・・・シリアル入出力
回路（ＳＩＯ）、１４・・・アナログ／ディジタル変換
回路（Ａ／Ｄ） 、１５・・・タイマ、１６・・・パラ
レル入出力回路（ＰＩＯ） １７・・・ランダムーア
クセス◆メモリ （ＲＡＭ） １ｇ・・・リード・
オンリ●メモリ（ＲＯＭ） 、１９・・・内部バス、２
ｌ・・・割込み処理回路、２２・・・制御レジスタ、２
３・・・優先順位決定回路、３１，３４， ３９． ４
２・・・ラッチ回路。
Claims (2)
- （１）複数の割込み要求対象からの各割込み要求信号を
それぞれ保持すると共に、内部バス上の信号に応じて保
持内容が設定可能な複数の要求保持手段と、 上記複数の各要求保持手段で保持された割込み要求信号
の優先順位を決定する優先順位決定手段と、 通常の動作モード及び検査モードとを区別するためのモ
ード情報を保持するモード情報保持手段と、 上記モード情報保持手段で検査モード情報が保持されて
いる際に、上記要求保持手段の保持内容を上記内部バス
上の信号に基づいて設定させる制御手段と を具備したことを特徴とする割込み制御回路。 - （２）複数の割込み要求対象からの各割込み要求信号を
それぞれ保持する複数の第１要求保持手段と、 それぞれ内部バス上の信号に応じて保持内容が設定可能
な複数の第２要求保持手段と、 上記複数の第１各要求保持手段もしくは複数の第２各要
求保持手段で保持された割込み要求信号の優先順位を決
定する優先順位決定手段と、通常の動作モード及び検査
モードとを区別するためのモード情報を保持するモード
情報保持手段と、 上記モード情報保持手段で検査モード情報が保持されて
いる際には、上記複数の第２要求保持手段のみの動作を
可能にさせる制御手段と を具備したことを特徴とする割込み制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234956A JPH0397036A (ja) | 1989-09-11 | 1989-09-11 | 割込み制御回路 |
| KR1019900014301A KR930005771B1 (ko) | 1989-09-11 | 1990-09-11 | 인터럽트 제어회로 |
| EP19900117524 EP0417748A3 (en) | 1989-09-11 | 1990-09-11 | Interrupt control circuit for use in 1-chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234956A JPH0397036A (ja) | 1989-09-11 | 1989-09-11 | 割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397036A true JPH0397036A (ja) | 1991-04-23 |
Family
ID=16978894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234956A Pending JPH0397036A (ja) | 1989-09-11 | 1989-09-11 | 割込み制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0417748A3 (ja) |
| JP (1) | JPH0397036A (ja) |
| KR (1) | KR930005771B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393765B1 (ko) * | 1996-03-26 | 2004-03-10 | 엘지전자 주식회사 | 인터럽트제어장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU3424693A (en) * | 1992-01-02 | 1993-07-28 | Amdahl Corporation | Software control of hardware interruptions |
| US5790871A (en) * | 1996-05-17 | 1998-08-04 | Advanced Micro Devices | System and method for testing and debugging a multiprocessing interrupt controller |
| KR100575608B1 (ko) * | 1998-10-09 | 2006-09-28 | 매그나칩 반도체 유한회사 | 버스 제어회로 |
| CN111552599B (zh) * | 2020-04-26 | 2024-04-09 | 武汉精测电子集团股份有限公司 | 一种分布式进程处理系统、半导体老化测试方法及系统、分布式系统 |
| CN114860630B (zh) * | 2022-04-27 | 2023-04-18 | 深圳市洛仑兹技术有限公司 | 一种数字处理电路、信号处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232236A (en) * | 1975-09-05 | 1977-03-11 | Toshiba Corp | Testing device for interrupt processing circuit |
| JPS52156528A (en) * | 1976-06-22 | 1977-12-27 | Mitsubishi Electric Corp | Micro-processor interruption controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310035A (ja) * | 1987-06-11 | 1988-12-19 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
-
1989
- 1989-09-11 JP JP1234956A patent/JPH0397036A/ja active Pending
-
1990
- 1990-09-11 EP EP19900117524 patent/EP0417748A3/en not_active Withdrawn
- 1990-09-11 KR KR1019900014301A patent/KR930005771B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232236A (en) * | 1975-09-05 | 1977-03-11 | Toshiba Corp | Testing device for interrupt processing circuit |
| JPS52156528A (en) * | 1976-06-22 | 1977-12-27 | Mitsubishi Electric Corp | Micro-processor interruption controller |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393765B1 (ko) * | 1996-03-26 | 2004-03-10 | 엘지전자 주식회사 | 인터럽트제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005771B1 (ko) | 1993-06-24 |
| EP0417748A2 (en) | 1991-03-20 |
| KR910006855A (ko) | 1991-04-30 |
| EP0417748A3 (en) | 1992-01-08 |
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