JPH0396358A - 印画ヘッド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばサーマルヘッドなどの印画ヘッド装
置に関する． 従来の技術 第６図は典型的な従来例のサーマルヘッド１のＩ１ｌＩ
ｖｊ．例を示すブロック図である．第６図によれば、サ
ーマルヘッド１は然転写などの印画を行うための多数の
発熱素子２を備える発熟部３と、各発熟素子２毎に設け
られて発熱素子２に駆動電力を供給または遮断するスイ
ッチング回路４ａ，４ｂ，・・・，４（と、スイッチン
グ回路４ａ，４ｂ，・・・４ｃ毎に接続されてスイッチ
ング回路４ａ〜４Ｃのスイッチング動作を制御する制御
信号を出力する駆動回路５ａ，５ｂ，・・・，５ｃとを
含んで横戒される． 駆動回路５ａにはシフトレジスタ６、ラッチ回路７、ゲ
ート回２８８が備えられる．残余の駆動回路５ｂ，・・
・，５ｃについても構成は同様である．各駆動回路には
クロック信号ＣＫが共通に供給されてシフトレジスタ６
に入力される６また印画データＤは各ｗＡ動回路５ａ，
５ｂ，・・・，５ｃのシフトレジスタ６間を順次的にシ
リアルに転送される．またラッチ回路７にはラッチ信号
ＬＴが入力され、ゲート回路８にはストローブ信号ＳＢ
が入力される． このようなサーマルヘッド１は印画データＤがクロック
信号ＣＫに同期して各駆動回路５ａ〜５Ｃのシフトレジ
スタ６にすべてシリアルに転送し終わった後、ラッチ信
号ＬＴによってラッチ回路７でラッチされ、ゲート回路
８にストローブ信号ＳＢが入力されている期間、スイッ
チング回路４ａ〜４ｃを選択的に導通して発然素子２を
選択的に発熱駆動する． 上記サーマルヘッド１では、印画データＤが各駆動回路
５ａ〜５Ｃに転送され終わるまでの時間Ｔは駆動回路５
ａ〜５Ｃのビット数をＢ、駆動回路５ａ〜５Ｃの個数を
ｎ、クロック信号ＣＫの周波数をｆとすると、 Ｔ　＝　Ｂ　Ｘ　ｎ　／　ｆ　　　　　　　　　−　（
　１　）となる．サーマルヘッド１をたとえばビデオプ
リンタなどの＋Ｓ＊表示を行う印画に用いるＰ４キ、ｌ
ラインの印字を行う場合であっても階調に応じて駆動回
路５ａ〜５Ｃを駆動する必要があり、前記第１式の転送
時間Ｔではむやみに時間がかかることになる．したがっ
て駆動回路５ａ〜５Ｃを複数Ｍ４のグループに区分して
グループの数だけ印画信号を入力するようにしたり、ま
た駆動回路５ａ〜５ｃ毎にデータを入力する構戒も採用
されている． 第７図は、このような第２の従来例のサーマルヘッド１
ａの電気的構成を示すブロック図である。

本従来例は前述の従来例に類似し、対応する部分には同
一の参照符を付す．本従来例社各駆動回路５ａ〜５Ｃの
シフトレジスタ６に共通にクロツク信号ＣＫを入力する
とともに、駆動回路５ａ，５ｂ　・・・　５Ｃ毎に印画
データＤａ，Ｄｂ．・・・，ＤＣを入力するようにして
いる．このようなサーマルヘッド１ａでは、前記転送時
間Ｔは第１式においてｎ＝１となり、 Ｔ＝Ｂ／ｆ　　　　　　　　　　　　・・・（２）とな
り、第１式の転送時間よりも１／ｒ１に短縮される． 発明が解決しようとする課題 上述したように従来例においても、シリアルな印画デー
タＤ　ａ−Ｄ　ｃの転送時間Ｔを短縮する工夫が行われ
ているが、前記ビデオプリンタなどの階調表示を行う場
合や印画品質を向上させるために画素密度を増大する場
ｂには、駆動回路５の前記ビットＸｋＢＧまたとえば３
２ビ・ントから６４ビ・プト、さらに６４ビットから１
２８ビ・ントヘ増加されており、従来例の方式では転送
時間が長ずざるという課題がある． 本発明の目的は、上述の技術的課題を解消し、データ転
送時間を格段に短縮して印画動作の高速化を図ることが
できる印画へ・アド装置を提供することで，ｂる． 課題を解決するための手段 本発明は、複数個の印画素子をそれぞれ配列した印画素
子アレイを複数毎に区分して成る各グノレープに対して
、直列に入力された印画信号を印画素子毎に並列に出力
せしめる駆動回路をそれぞ１１配置した印画ヘッド装置
において、 前記駆動回路が、直列に入力された印画信号を並列に出
力せしめるべく複数個の信号変換手段を備え、かつ各信
号変換手段に印画信号をそｆＬ？　ｈ入力するように構
成したことを特徴とする印画ヘッド装置である． 作　　用 本発明に従う印画ヘッド装置によれば、ｉｔ＆．ｓの印
画素子がそれぞれ配列された印画素子アレイは複数関の
グループに区分され、各グループ毎に駆動回路によって
区分内の印画素子が個別に駆動され、そして印画のため
の印画信号は駆動回路において前記グループ毎に配置さ
れる複数の各信号変換手段の各々に直列に入力して、並
列に出力される．したがって駆動回路に印画信号が１人
力である場合や複数の駆動回路に印画信号を直列に転送
していく場自と比較し、信号の転送速度が格段に向上し
、したがって印画処理を高速化することができる． 実施例 第１図は本発明に係る印画ヘッド装置の一実施例である
サーマルヘッド１１の電気的ｔｉ！戒を示すブロック図
である．第１図を参照して、サーマルヘッドｌ１の構成
について説明する．サーマルヘッド１１は印画素子とし
ての多数の発熱素子１２を配列した印画素子アレイとし
ての発熱部１３と、各発熱稟子１２毎に設けられて各発
熱素子１２に駆動電力を供給／３Ｉ！断する、たとえば
パワートランジスタなどをきんで構成さ１Ｌるスイッチ
ング回路１４と、各スイッチング回路１４のスイッチン
グ動作を規定する制御信号を出力せしめる複数の駆動回
路Ｉ　Ｃ　１　，　　Ｉ　Ｃ　２　，　−　，　　Ｉ　
Ｃ　ｒｔ　（総称する場きには参照符ＩＣで示す）とを
含んで楕戒される．各駆動回ｎＩ　Ｃ　１−Ｉ　Ｃ　ｒ
＋にはクロック信号ＣＫ、ラッチ信号ＬＴおよびストロ
ーブ信号ＳＢ１，ＳＢ２がそれぞれ共通に入力され、ま
た印画データＤｌｌ，Ｄｌ２．Ｄ２１，Ｄ２２；・・・
．Ｄｒｒ　１　，　Ｄ　ｎ　２がそれぞれ入力される．
第２図は駆動回路ＩＣＩの電気的構戒を示すブロック図
である．第２図を参照して、駆動回路■Ｃ１の例につい
て説明する．駆動回路ＩＣＩはたとえば４つのシフトレ
ジスタ１５ａ，１５ｂ，Ｌ５ｃ．１５ｄを備え、これら
にはクロック信号ＣＫが共通に入力される．シフトレジ
スタ１５ａ，１５ｂには印画データＤｌｌがシリアルに
転送され、シフｌ・レジスタ１５ｃ，１５ｄには印画デ
ータＤ１２がシリアルに転送される．各シフトレジスタ
１５３〜１５ｄに対応してラッチ回路１６ａ．１６ｂ，
１６ｃ，１６ｄがそれぞれ設けられ、これらには共通に
ラッチ信号ＬＴが入力される。

ラッチされた印画データＤｌｌ，Ｄ１２は、ラッチ回路
１６ａ〜１６ｄの全ビット数だけ設けられたＮＡＮＤ回
路１７の各一方入力端子に入力される．ラッチ回路１６
ａ，１６ｂに対応するＮＡＮＤ回路１７の他方入力端子
にはストローブ信号ＳＢＩがそれぞれ入力され、ラッチ
回路１６ｃ，１６ｄに対応するＮＡＮＤ回路１７の他方
入力端子にはストローブ信号ＳＢ２がそれぞれ入力され
る．残余の駆動回路ＩＣ２〜ＩＣｎも同様の構成を示す
． 第３図は本実施例の動作を説明するタイムチャートであ
る．これらの図面を併せて参照してサーマルヘッド゛１
１の動作の具体例として駆動回路■Ｃ１の動作について
説明する．残余の駆動回路！０２〜Ｉ　Ｃ　ｒｒの動作
も以下の説明と同様であり、かつ並列に実行される，第
３図の時刻ｔ１〜ｔ２の転送時間Ｔの間、クロック信号
ＣＫが発生され、この期開にわたって印画データＤｉ，
Ｄ２が駆動回路ＩＣＩのシフトレジスタ１５ａ，１５ｂ
；１５ｃ，１５ｄにそれぞれ転送される．転送が終了し
た時刻ｔ２でラッチ信号ＬＴがラッチ回路１６ａ〜１６
ｄにそれぞれ入力され、各シフトレジスタ１　５　ａ〜
１５ｄのデータをラッチし出力する。

一方、ストローブ信号ＳＢＩ，ＳＢ２は第３図に示すよ
うにこの順序でそれぞれ持続時間Ｗｌ，Ｗ２だけ出力さ
れる。これによりＮＡＮＤ回路１７は導通し、印画デー
タＤｉ，Ｄ２をそれぞれスイッチング回路１４に出力す
る．スイッチング回路１４はＮＡＮＤ回Ｗ＠１７からの
データに基づいて発熟素子１２に駆動電力を供給または
遮断し、これにより駆動回路ＩＣＩによる印画が行われ
る．残余の駆動回路ＩＣ２〜Ｉ　Ｃ　ｎにおいても同様
の動作が並列に行われる． このときの前記転送時間Ｔについて、上記第１式におけ
る印画データの種類数当たりの駆動回路の数ｎは本実施
例の場合１／２となる。したがって転送時間Ｔは、 Ｔ＝　（ＢＸ　１／２）／ｆ　　　　　・・（３）とな
り、転送時間Ｔが前記第２式の場合の１／２に短縮され
ている。

第４図は本発明の他の実施例のサーマルヘッドにおける
駆動回路ＩＣの構成例を示すブロック図である。第４図
を参照して駆動回路ＩＣについて説明する．本実施例は
前述の実施例に類似し５対応する部分には同一の参照符
を付す．本実施例においても、たとえば４つのシフトレ
ジスタ１５ａ〜１５ｄおよびラッチ回路１６ａ〜１６ｄ
が設けられる．本実施例の注目すべき点は各シフトレジ
スタ１　５　ａ〜１５ｄ毎に印画データＤｉ，Ｄ２，Ｄ
３，Ｄ４をそれぞれ入力するようにしたことである．し
たがってラッチ回路１６ａ〜１　６　ｄの出力が供給さ
れるＮＡＮＤ回路１７について、ラッチ回路１６ａ〜１
６ｄにそれぞれ対応するＮＡＮＤ回Ｎ１７の他方入力端
子にはストローブ信号ＳＢｌ，ＳＢ２，ＳＢ３．ＳＢ４
がそれぞれ入力される． 第５図は第４図の実施例の動作例を示すタイムチャート
である。これらの図面を参照して、クロック信号ＣＫは
第５図の時刻ｔ３〜ｔ４の転送時間Ｔの間、駆動回路Ｉ
Ｃに供給され、これに同期して各ジフトレジスタ１　５
　ａ〜１５ｄに印画データＤｉ−Ｄ４がそれぞれシリア
ルに転送される。

転送後の時刻ｔ４でラッチ信号ＬＴが出力され、シフト
レジスタ１．　５　ａ〜１５ｄのデータはラッチされ、
ＮＡＮＤ回路１７に出力される．シフトレジスタｌ　６
ａ〜１６ｄに対応する各ＮＡＮＤ回路ｌ７には第５図（
７〉〜（ｌＯ）に示すように持続時間Ｗｌ，Ｗ２，Ｗ３
，Ｗ４をそれぞれ有する大トローブ信号ＳＢＩ，ＳＢ２
，ＳＢ３，ＳＢ４がそれぞれこの順序に出力され、印画
が行われる．本実施例における上記転送時間′ｒは、前
記第ｌ式における駆動回路数ｎが本実施例では１／４で
あり、したがって転送時間Ｔは、 Ｔ＝　　（ＢＸ　　１／４　　）　　／ｆ　　　　　　
　　　　　　・・・　〈　４　）となり、前記第２式の
従来例と比較して４倍の転送速度が実現される。

以下、１２８ビットの駆動回路を３２個搭載したサーマ
ルヘッドにおいて、クロック信号周波数４ＭＨｚで６４
階調の印画データの場合の転送時間Ｔの計算例を下記第
１表に示す． 第　　１　　表 上記第１表において１人力〜１２８人力とあるは、全３
２１１１の駆動回路に何種類の駆動信号が入力されるか
を表しており、１人力は第１式を参照して説明した従来
例のサーマルヘッド１に対応し、４人力は従来例におい
て各駆動回路５を８つずつにグループ化し、各グループ
毎に従って４種類の印画データを供給する場合である．
また３２人力は第７図の従来例に対応し、６４人力およ
び１２８人力はそれぞれ第１図および第４図に示す実施
例に対応する． また第２図に示す実施例の駆動回路ＩＣＩにおいて仮想
ＭＡＮ　１で示す接続を行い、印画データＤｌ２の入力
を禁止すれば、駆動回路ＩＣＩは単一種類の印画データ
Ｄｌｌに基づく印画動作も行い得るものである． 前述の各実施例では、サーマルヘッドに関して説明した
が、本発明はサーマルヘッドに限らず、たとえばＬＥＤ
　（発光ダイオード）アレイを用いる光プリンタヘッド
やその他印画および印字を行う広い種類の印画ヘッド装
置に関連して実施され得るものである． 発明の効果 以上のように本発明に従えば、印画のための印画信号は
駆動回路に備えられた複数の信号変換手段に対してそれ
ぞれ直列に入力して、並列に出力されるようにした．し
たがって駆動回路に印画信号が１人力である場合や複数
の駆動回路に印画信号を直列に転送していく場合と比較
し、信号の転送速度が格段に向上し、したがって印画処
理を高遠化することができる．

【図面の簡単な説明】

第１図は本発明の一実施例のサーマルヘッド１１の構成
例を示すブロック図、第２図はサーマルヘッド１ｌの駆
動回路ＩＣ１の構成例を示すブロック図、第３図は駆動
回路ＩＣＩの動作を説明するタイムチャート、第４図は
本発明の他の実施例の駆動回路ＩＣの楕戒例を示すブロ
ック図、第５図はｗＡ動回路ＩＣの動作を説明するタイ
ムチャート、第６図は典型的な従来例のサーマルヘッド
１の構戒例を示すブロック図、第７図は第２の従来例の
サーマルヘッド１ａの楕戒例を示すブロック図である． １１・・・サーマルヘッド、１２・・・発熱素子、１５
ａ〜１５（ｉ・・・シフトレジスタ、１６ａ〜１６ｄ・
・・ラッチ回路、１７・・・ＮＡＮＤ回路、ＩＣＩ〜Ｉ
Ｃｒｌ・・・駆動回路、 Ｄ １ Ｄ ２ Ｄ ３ Ｄ４・・・印画デ ータ

Claims (1)

1. 【特許請求の範囲】 複数個の印画素子をそれぞれ配列した印画素子アレイを
   複数毎に区分して成る各グループに対して、直列に入力
   された印画信号を印画素子毎に並列に出力せしめる駆動
   回路をそれぞれ配置した印画ヘッド装置において、 前記駆動回路が、直列に入力された印画信号を並列に出
   力せしめるべく複数個の信号変換手段を備え、かつ各信
   号変換手段に印画信号をそれぞれ入力するように構成し
   たことを特徴とする印画ヘッド装置。