JPH039380Y2 - - Google Patents
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- Publication number
- JPH039380Y2 JPH039380Y2 JP2439884U JP2439884U JPH039380Y2 JP H039380 Y2 JPH039380 Y2 JP H039380Y2 JP 2439884 U JP2439884 U JP 2439884U JP 2439884 U JP2439884 U JP 2439884U JP H039380 Y2 JPH039380 Y2 JP H039380Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- amplifier
- time constant
- resistor
- capacitor
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案は自動レベル制御（以下、ALCという）
回路に係り、テープレコーダ等のオーデイオ電子
機器に用いられ、録音アンプの出力レベルを所定
レベルに抑えるALC回路に関する。
回路に係り、テープレコーダ等のオーデイオ電子
機器に用いられ、録音アンプの出力レベルを所定
レベルに抑えるALC回路に関する。
従来技術
テープレコーダ等のオーデイオ電子機器は、録
音時に過大入力による録音歪を防止するために録
音アンプに、入力が所定レベル以上になつた時に
録音アンプの出力レベルを所定レベルに抑える
ALC回路が設けられている。
音時に過大入力による録音歪を防止するために録
音アンプに、入力が所定レベル以上になつた時に
録音アンプの出力レベルを所定レベルに抑える
ALC回路が設けられている。
第１図は従来のALC回路に設けられたテープ
レコーダの録音系の概略回路図を示す。同図にお
いて、録音入力端子１に入来したマイクロホン又
は外部機器からの信号はIC２内のアンプ３、コ
ンデンサ４、抵抗５を介して録音アンプ６に供給
され、ここで増幅されてIC２の端子より取出
される。IC２は従来公知のもので、イコライザ
アンプ、マイクロホンアンプ、ラインアンプ、電
力アンプ、イヤホンアンプ、LED駆動回路、録
再切換回路等を含む。
レコーダの録音系の概略回路図を示す。同図にお
いて、録音入力端子１に入来したマイクロホン又
は外部機器からの信号はIC２内のアンプ３、コ
ンデンサ４、抵抗５を介して録音アンプ６に供給
され、ここで増幅されてIC２の端子より取出
される。IC２は従来公知のもので、イコライザ
アンプ、マイクロホンアンプ、ラインアンプ、電
力アンプ、イヤホンアンプ、LED駆動回路、録
再切換回路等を含む。
録音アンプ６の出力はALCアンプ７に供給さ
れ、ALCアンプ７は録音アンプ６の出力レベル
に応じて作動されて録音アンプ６の利得を制御す
る。例えば、端子１に入来する入力信号のレベル
が比較的小の場合、ALCアンプ７は作動せず、
出力レベルは入力レベルに対して直線的に変化
し、一方、入力信号レベルが比較的大の場合、
ALCアンプ７が作動して録音アンプ６の利得が
減少され、出力レベルが所定レベル以上にならな
いように制御される。
れ、ALCアンプ７は録音アンプ６の出力レベル
に応じて作動されて録音アンプ６の利得を制御す
る。例えば、端子１に入来する入力信号のレベル
が比較的小の場合、ALCアンプ７は作動せず、
出力レベルは入力レベルに対して直線的に変化
し、一方、入力信号レベルが比較的大の場合、
ALCアンプ７が作動して録音アンプ６の利得が
減少され、出力レベルが所定レベル以上にならな
いように制御される。
一方、録音アンプ６の出力はIC２の端子よ
り取出され、バイアストラツプ８等を介してバイ
アス発振回路９の出力と共に録音ヘツド１０に供
給され、磁気テープに記録される。
り取出され、バイアストラツプ８等を介してバイ
アス発振回路９の出力と共に録音ヘツド１０に供
給され、磁気テープに記録される。
ここで、録音アンプ６、ALCアンプ７等を含
む従来のALC回路の一例の具体的回路図を第２
図に示す。同図において、録音アンプ６の出力は
コンデンサ１１にてDC成分を除去され、ダイオ
ード１２，１３にて両波整流されてトランジスタ
１４に供給されてその導通状態を変える。トラン
ジスタ１４はその導通状態に応じた出力を取出
し、録音アンフ６の利得を制御する。１５は回路
動作立上り及び立下り時定数を決定する時定数回
路で、抵抗R1及びコンデンサＣの並列接続にて
構成されている。
む従来のALC回路の一例の具体的回路図を第２
図に示す。同図において、録音アンプ６の出力は
コンデンサ１１にてDC成分を除去され、ダイオ
ード１２，１３にて両波整流されてトランジスタ
１４に供給されてその導通状態を変える。トラン
ジスタ１４はその導通状態に応じた出力を取出
し、録音アンフ６の利得を制御する。１５は回路
動作立上り及び立下り時定数を決定する時定数回
路で、抵抗R1及びコンデンサＣの並列接続にて
構成されている。
考案が解決しようとする問題点
上記構成になる従来回路は、時定数回路１５の
コンデンサＣの容量値を小に選定した場合（時定
数小）、入力レベルが急激に小になつた時は特に
問題ないが、入力レベルが急激に大になつた時は
コンデンサＣの両端子間電圧が急激に過大にな
り、これにより、録音アンプ６の出力波形にオー
バシユートを生じる問題点があつた。一方、コン
デンサＣの容量値を大に選定した場合（時定数
大）、入力レベルが急激に大になつた時は特に問
題ないが、入力レベルが急激に小になつた時はコ
ンデンサＣの放電に時間を要し、録音アンプ６の
利得回復時間が長くなる問題点があつた。
コンデンサＣの容量値を小に選定した場合（時定
数小）、入力レベルが急激に小になつた時は特に
問題ないが、入力レベルが急激に大になつた時は
コンデンサＣの両端子間電圧が急激に過大にな
り、これにより、録音アンプ６の出力波形にオー
バシユートを生じる問題点があつた。一方、コン
デンサＣの容量値を大に選定した場合（時定数
大）、入力レベルが急激に大になつた時は特に問
題ないが、入力レベルが急激に小になつた時はコ
ンデンサＣの放電に時間を要し、録音アンプ６の
利得回復時間が長くなる問題点があつた。
問題点を解決するための手段
本考案は、時定数回路を構成する一素子である
第１の抵抗の抵抗値よりも十分小なる抵抗値の第
２の抵抗と、アノードを上記時定数回路に接続さ
れる一方カソードを第２の抵抗に接続されたダイ
オードとの直列接続回路を、上記時定数回路と並
列に接続した構成として上記問題点を解決したも
のであり、以下、第３図と共にその一実施例につ
いて説明する。
第１の抵抗の抵抗値よりも十分小なる抵抗値の第
２の抵抗と、アノードを上記時定数回路に接続さ
れる一方カソードを第２の抵抗に接続されたダイ
オードとの直列接続回路を、上記時定数回路と並
列に接続した構成として上記問題点を解決したも
のであり、以下、第３図と共にその一実施例につ
いて説明する。
実施例
第３図は本考案回路の一実施例の回路図を示
し、同図中、第２図と同一構成部分には同一番
号、同一符号を付してその説明を省略する。時定
数回路１５のコンデンサＣの容量値は比較的大に
選定されている。ダイオードＤのアノードは時定
数回路１５と端子との接続点に接続されてお
り、そのカソードは抵抗R2（《R1）を介してアー
スされている。ダイオードＤ、抵抗R2の直列接
続回路にて放電回路が構成されている。その他の
構成は第２図示の従来回路と同様である。
し、同図中、第２図と同一構成部分には同一番
号、同一符号を付してその説明を省略する。時定
数回路１５のコンデンサＣの容量値は比較的大に
選定されている。ダイオードＤのアノードは時定
数回路１５と端子との接続点に接続されてお
り、そのカソードは抵抗R2（《R1）を介してアー
スされている。ダイオードＤ、抵抗R2の直列接
続回路にて放電回路が構成されている。その他の
構成は第２図示の従来回路と同様である。
同図において、入力レベルが急激に大にあつた
時、コンデンサＣの容量値は大に選定されている
のでその両端子間電圧は従来回路のように急激に
過大になることはなく、これにより、録音アンプ
６の出力波形にオーバシユートを生じることはな
い。この立上り時、コンデンサＣの端子電圧はダ
イオードＤの順方向電圧以下であるので、この放
電回路は作動しない。
時、コンデンサＣの容量値は大に選定されている
のでその両端子間電圧は従来回路のように急激に
過大になることはなく、これにより、録音アンプ
６の出力波形にオーバシユートを生じることはな
い。この立上り時、コンデンサＣの端子電圧はダ
イオードＤの順方向電圧以下であるので、この放
電回路は作動しない。
一方、入力レベルが急激に小になつた時、コン
デンサＣの端子電圧がダイオードＤの順方向電圧
以上である間はコンデンサＣの電荷はダイオード
Ｄ、抵抗R2を介して急速に放電される。これに
より、録音アンプ６の利得回復時間を従来回路の
ものに比して短かくし得る。
デンサＣの端子電圧がダイオードＤの順方向電圧
以上である間はコンデンサＣの電荷はダイオード
Ｄ、抵抗R2を介して急速に放電される。これに
より、録音アンプ６の利得回復時間を従来回路の
ものに比して短かくし得る。
効 果
上述の如く、本考案になるALC回路は、時定
数回路を構成する一素子である第１の抵抗の抵抗
値よりも十分小なる抵抗値の第２の抵抗と、アノ
ードを上記時定数回路に接続される一方カソード
を第２の抵抗に接続されたダイオードとの直列接
続回路を、上記時定数回路と並列に接続したた
め、時定数回路のコンデンサの容量値を比較的大
に選定した場合、入力レベルが急激に大になつた
時被出力レベル制御アンプの出力波形にオーバシ
ユートを生じることはなく、一方、入力レベルが
過大な状態から急激に小になつた時コンデンサの
端子電圧が上記ダイオードの順方向電圧以上であ
る間はコンデンサの電荷を上記ダイオード、第２
の抵抗を介して急速に放電せしめ得、これによ
り、被出力レベル制御アンプの利得回復時間を従
来回路のものに比して短かくし得る等の特長を有
する。
数回路を構成する一素子である第１の抵抗の抵抗
値よりも十分小なる抵抗値の第２の抵抗と、アノ
ードを上記時定数回路に接続される一方カソード
を第２の抵抗に接続されたダイオードとの直列接
続回路を、上記時定数回路と並列に接続したた
め、時定数回路のコンデンサの容量値を比較的大
に選定した場合、入力レベルが急激に大になつた
時被出力レベル制御アンプの出力波形にオーバシ
ユートを生じることはなく、一方、入力レベルが
過大な状態から急激に小になつた時コンデンサの
端子電圧が上記ダイオードの順方向電圧以上であ
る間はコンデンサの電荷を上記ダイオード、第２
の抵抗を介して急速に放電せしめ得、これによ
り、被出力レベル制御アンプの利得回復時間を従
来回路のものに比して短かくし得る等の特長を有
する。
第１図は従来のALC回路に設けられたテープ
レコーダの録音系の概略回路図、第２図は従来の
ALC回路の一例の具体的回路図、第３図は本考
案になるALC回路の一実施例の回路図である。 ６……録音アンプ、１４……トランジスタ、１
５……時定数回路、Ｃ……コンデンサ、R1，R2
……抵抗、Ｄ……ダイオード。
レコーダの録音系の概略回路図、第２図は従来の
ALC回路の一例の具体的回路図、第３図は本考
案になるALC回路の一実施例の回路図である。 ６……録音アンプ、１４……トランジスタ、１
５……時定数回路、Ｃ……コンデンサ、R1，R2
……抵抗、Ｄ……ダイオード。
Claims (1)
- 自動レベル制御動作の立上り及び立下り時定数
を決定する第１の抵抗とコンデンサとの並列接続
からなる時定数回路を設けられた自動レベル制御
回路において、該第１の抵抗の抵抗値よりも十分
小なる抵抗値の第２の抵抗と、アノードを上記時
定数回路に接続される一方カソードを該第２の抵
抗に接続されたダイオードとの直列接続回路を、
上記時定数回路と並列に接続してなる自動レベル
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2439884U JPS60136525U (ja) | 1984-02-22 | 1984-02-22 | 自動レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2439884U JPS60136525U (ja) | 1984-02-22 | 1984-02-22 | 自動レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136525U JPS60136525U (ja) | 1985-09-10 |
| JPH039380Y2 true JPH039380Y2 (ja) | 1991-03-08 |
Family
ID=30518510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2439884U Granted JPS60136525U (ja) | 1984-02-22 | 1984-02-22 | 自動レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136525U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120112729A1 (en) * | 2010-11-08 | 2012-05-10 | Visteon Global Technologies, Inc. | In-rush limiter circuit for a driver module |
-
1984
- 1984-02-22 JP JP2439884U patent/JPS60136525U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136525U (ja) | 1985-09-10 |
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