JPH0390132U - - Google Patents

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JPH0390132U
JPH0390132U JP15236089U JP15236089U JPH0390132U JP H0390132 U JPH0390132 U JP H0390132U JP 15236089 U JP15236089 U JP 15236089U JP 15236089 U JP15236089 U JP 15236089U JP H0390132 U JPH0390132 U JP H0390132U
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JP
Japan
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inverter circuit
clocked inverter
circuit
output
latch circuits
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【図面の簡単な説明】
第１図ａは本考案の第１の実施例のフリツプフ
ロツプ回路図、第１図ｂは実施例を説明するため
の周辺回路図、第２図は本考案の第２の実施例の
フリツプフロツプ回路図である。第３図は従来の
双方向シフトレジスタ回路図である 図中の符号は、１……正電源端子、２……グラ
ンド端子、３，４，７，８，１１，１２，１５，
１６……ＲＭＯＳトランジスタ、５，６，９，１
０，１３，１４，１７，１８……ＮＭＯＳトラン
ジスタ、１９〜２２，２９〜３２……インバータ
回路、２３……右シフトデータ入力端子、２４…
…左シフト出力端子、２５……右シフト出力端子
、２６……左シフトデータ入力端子、２７……双
方向切替え信号入力端子、２８……クロツク入力
端子、３２，３５，３７，５３，５５，５６……
２入力ＮＡＮＤ回路、３４，３６，３８，５４…
…２入力ＮＯＲ回路、３９〜４２……クロツクド
インバータ回路、４３〜５０……制御信号、５１
，５２，５７，５８……ラツチ回路、５９……リ
セツト信号入力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１、第２のＰＭＯＳトランジスタと第１、第
    ２のＮＭＯＳトランジスタが直列に接続された第
    １、第２、第３、第４のクロツクドインバータ回
    路と、第１、第２のラツチ回路とを有し、前記第
    １のクロツクドインバータ回路の入力は第１のデ
    ータ信号入力端子に接続され、出力は前記第１の
    ラツチ回路の一方と第１の出力端子とに接続され
    、前記第１のラツチ回路の他方は前記第第２図の
    クロツクドインバータ回路の入力と前記第４のク
    ロツクドインバータ回路の出力に接続され、前記
    第２のクロツドインバータ回路の出力は前記第２
    のラツチ回路の一方と前記第４のクロツクドイバ
    ータ回路の入力とに接続され、前記第２のラツチ
    回路の他方は第２の出力端子と前記第３のクロツ
    クドインバータ回路の出力に接続され、前記第３
    のクロツクドインバータ回路の入力は第２のデー
    タ信号入力端子に接続され、前記第１、第２のラ
    ツチ回路は２個のインバータ回路、またはインバ
    ータ回路とＮＡＮＤ回路の逆並列接続で構成され
    ていることを特徴とするフリツプフロツプ回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216091A (ja) * 2005-02-01 2006-08-17 Seiko Epson Corp 双方向シフトレジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216091A (ja) * 2005-02-01 2006-08-17 Seiko Epson Corp 双方向シフトレジスタ
JP4548133B2 (ja) * 2005-02-01 2010-09-22 セイコーエプソン株式会社 双方向シフトレジスタ

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