JPS6323668U - - Google Patents

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JPS6323668U
JPS6323668U JP11778486U JP11778486U JPS6323668U JP S6323668 U JPS6323668 U JP S6323668U JP 11778486 U JP11778486 U JP 11778486U JP 11778486 U JP11778486 U JP 11778486U JP S6323668 U JPS6323668 U JP S6323668U
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JP
Japan
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control signal
control
signal
input terminal
input
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JP11778486U
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  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【図面の簡単な説明】
第1図は本考案による検査用スイツチ信号発生
回路の一実施例を示す回路図、第2図a〜lは第
1図に示す回路の各部動作波形図、第3図、第4
図はスイツチ信号によつて制御される電装ユニツ
トの使用状態を示す回路図、第5図〜第8図は従
来の検査用スイツチ信号発生回路を示す回路図で
ある。 4a〜4c…制御端、5…出力端、8…ラツチ
回路、9,12…第1、第2フリツプフロツプ回
路、10,11,13…インバータ、14,17
…トランジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1〜第3制御信号がそれぞれ供給される第1
    〜第3制御端と、前記第1制御端に供給される第
    1制御信号を前記第3制御端に供給される第3制
    御信号の供給時にラツチして出力するラツチ回路
    と、J入力端に前記第1制御信号の反転信号を入
    力とし、K入力端に前記第1制御信号を入力とし
    、クロツク入力端に前記第2制御信号を入力とす
    るとともに、前記ラツチ回路の反転出力信号をセ
    ツト入力とするJKタイプの第1フリツプフロツ
    プ回路と、J入力端に前記第1制御信号を入力と
    し、K入力端に前記第1制御信号の反転信号を入
    力とし、クロツク入力端に前記第2制御信号を入
    力するとともに、前記ラツチ回路の出力によつて
    リセツトされるJKタイプの第2フリツプフロツ
    プ回路と、前記第1フリツプフロツプ回路のセツ
    ト出力によつてオフとなる第1トランジスタと、
    前記第2フリツプフロツプ回路のセツト出力によ
    つてオンするとともに一端が前記第1トランジス
    タを介して電源の正極に接続され、他端がアース
    に接続された第2トランジスタと、この第1、第
    2トランジスタ間に接続された出力端とを備え、
    前記第1〜第3制御信号により出力端から出力さ
    れるスイツチ信号のモードおよび状態を選択する
    ことを特徴とする検査用スイツチ信号発生回路。
JP11778486U 1986-07-31 1986-07-31 Pending JPS6323668U (ja)

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JP11778486U JPS6323668U (ja) 1986-07-31 1986-07-31

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JP11778486U JPS6323668U (ja) 1986-07-31 1986-07-31

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JPS6323668U true JPS6323668U (ja) 1988-02-16

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ID=31003623

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JP11778486U Pending JPS6323668U (ja) 1986-07-31 1986-07-31

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