JPH0388512A - セルフタイミング資格付与チャンネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、セルフタイミング資格付与チャンネル技術に
関するものであって、更に詳細には、磁気ディスク又は
その他の記憶媒体からデータを検知する場合に使用する
のに適したパルス検知器及びパルス検知方法に関するも
のである。

従来技術 第１図は、磁気ディスク記憶装置からデータを検知する
場合に使用するのに適した例えばナショナルセミコンダ
クタ社のＤＰ８４６４Ｂ装置などのような従来のパルス
検知器１００を示した概略ブロック図である。このパル
ス検知器の目的は、磁気ディスクからのアナログ信号に
おけるピークを同一の時間位置のデジタルエツジへ正確
に変換することである。この作業は、最初に、与えられ
たディスク信号が有効（即ち、ノイズではないこと）で
あることを決定し、次いでその信号ピークの正確な時間
位置を決定することによって行なわれる。信号有効性の
決定は、しばしば「ゲーティング」即ち「資格付与」チ
ャンネル１９つとして呼称されるものによって行なわれ
る。ピークのり０ イミングの抽出は、しばしば「タイミングチャンネル」
１９８として呼称されるものによって行なわれる。ＤＰ
８４６４Ｂ装置の場合、資格付与チャンネル１９つはヒ
ステリシスを具備する比較器１０２から構成されており
、一方タイミングチヤンネル１９８は微分器１１１から
構成されている。

タイミング及びゲーティングチャンネルは、フリップフ
ロップ１０１によって結合されて出力データストリーム
を発生する。

第１図のパルス検知器１００は、差動入力リード１０５
を有しており、該リードはディスク又はより典型的には
読取り期間中にディスクからのデータ信号を増幅する読
取り／書込み前置増幅器からの差動入力信号を受取るべ
く作用する。この差動入力信号は、利得制御型増幅器１
０４の差動入力リードへ印加され、該利得制御型増幅器
の利得は、自動利得制御回路１１０によって設定される
。

利得制御型増幅器１０４からの差動出力信号は、差動フ
ィルタ１０６へ印加され、該フィルタの差動出力信号は
ゲートチャンネル入力端１０７及び１ タイムチャンネル入力端１０８へ印加される。

差動フィルタ１０６は、読取りチャンネル信号の帯域幅
の外側に存在するノイズを除去すべく作用し、その際に
所望の信号内に存在するノイズがゲートチャンネル入力
端１０７及びタイムチャンネル入力端１０８へ印加され
ることを防止する。

フィルタ１０６の副産物は、増幅器１０４の出力端とゲ
ート及びタイムチャンネル入力端１０７及び１０８との
間にそれが導入する群遅延の量であり、それは、以後、
−船釣に「チャンネル入力」と呼称する。

第２図は、典型的なハードディスク読取りチャンネル信
号に関して動作する第１図のパルス検知器１００の動作
を示した種々の波形を図示している。第２図は、層領域
２０１（即ち、ピーク２０３の間に発生するベースライ
ン２０２近傍の平坦領域）内におけるノイズがどの様に
してエンコードされたデータ出力信号２０７から除去さ
れるかということを図示している。ノイズを除去するプ
ロセスは信号資格付与のプロセスと呼称される。

２ 信号資格付与のプロセスは、その作業のための専用の回
路によって実施される。信号資格付与は、ディスク信号
が有効であると考えられるか否かについての決定を行な
う場合に特定の時点を参照する。有効信号は、ある時点
において、パルス検知器１００から出力信号を発生する
（第１図）。信号資格付与は、差動入力リード１０５へ
印加される信号が予め定めたヒステリシスレベル（第２
図及び第３図において点線３０３で示しである）をクロ
スする場合に、フリップフロップ１０１のＤ入力リード
へ印加される信号が変化することを許容することにより
パルス検知器１００によって達成される。このように、
フリップフロップ１０１（第１図）へ印加されるクロッ
ク信号として作用する時間パルス出力信号２０４内に発
生するノイズ２０８は、古いデータをフリップフロップ
１０１ヘクロツク入力させるに過ぎない。換言すると、
ディスク波形のピーク２０３に対応する時間パルス出力
信号２０９のみが、エンコードしたデータ出力端子１０
３へ伝搬することが許容される。なぜならば、ノイズ２
０８は、ピーク２０Ｂに対応するデータパルス２０９が
行なうのと同一のデータをクロック入力するからである
。

はとんどの場合、このタイプの回路は、ディスク読取り
信号波形の層領域２０１内に発生するベースラインノイ
ズを除去する場合には良好に動作する。しかしながら、
ベースラインノイズは、ディスクからの読取り信号内に
存在するノイズの唯一のタイプではない。第３図は、「
オフトラックノイズ」、即ち読取りヘッドが隣接するト
ラック上の信号をピックアップすることから発生するノ
イズを包含するディスク信号を示している。干渉するト
ラックは誤ったピーク３０２を発生し、それはヒステリ
シススレッシュホールドレベル３゜３を超えて発生する
場合がある。誤ったピーク３０２は、従来の検知回路に
よってマスクされることはないので、エラーを発生する
場合がある。従って、従来の回路の場合、実際のピーク
３０１ではなく誤ったピーク３０２に対応してエンコー
ドしたデータ出力信号が発生されることとなる。

４ 従来の検知回路に関する別の問題は、クロック信号（即
ち、タイミングチャンネル）とフリップフロップ１０１
へのＤ入力信号（即ち、ゲーティングチャンネル）との
間の臨界的なタイミング関係である。時間パルス出力信
号２０４（第２図）がヒステリシス２．０５を有する比
較器からの出力信号に関連して遅延されているようにタ
イミングスキューが存在する場合には、層領域２０１内
のノイズが出力リード１０３上に存在するエンコードし
たデータ出力信号２０７上にエラーを発生する可能性が
ある。第４図は、いかにしてこのことが発生するかを示
している。第４図は、ヒステリシススレッシュホールド
３０３の下側で且つ真のディスク信号ピークＰＢの前に
発生するノイズスパイクＰＡを示している。微分器１１
１は、ノイズスパイクＰＡを包含する全ての信号ピーク
に応答し、且つフリップフロップ１０１のクロック入力
リードへ印加される出力信号を発生する。しかしながら
、微分器１１１からの出力信号は、微分器１１１の出力
端とフリップフロップ１０１及び　５ ＲＣ回路網１１４，１１５　（典型的には、外部構成要
素として形成される）のクロック入力リードとの間の経
路内における論理における何れかの遅延によって遅延さ
れる。この遅延は第４図においてＴｄとして示しである
。

フリップフロップ１０１のＤ入力リードへ印加される信
号は、資格付与信号として作用する。第１図の回路の場
合、ディスク読取り信号が適宜のヒステリシススレッシ
ュホールドレベルをクロス即ち交差する場合に発生する
。遅延Ｔｄのために、フリッププロップ１０１のＤ入力
リードへ印加する信号が状態を変化した後にＰＡに起因
するクロック信号が発生する。従って、ノイズスパイク
ＰＡに起因するクロック信号は、フリップフロップ１０
１へ新たなデータをクロック入力する。ＰＢにおける真
のピークは古いデータをクロック入力し、且つフリップ
フロップ１０１の状態は変化しない。従って、パルス検
知器１００は、ノイズスパイクＰＡがヒステリシススレ
ッシュホールドレベル３０３によって設定された資格付
与レベルよ６ りも低いものであるにも拘らず、真のピークＰＢではな
くノイズスパイクＰＡに対応してデータ出力リードに誤
ったパルスＰＩを供給する。この場合、ピークＰＢに対
応する正しいパルスＰＣは供給されることはない。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、磁気ディスク又はそ
の他の記憶装置からのデータを検知するために使用する
のに適した正確に所定のパルスを検知することが可能な
パルス検知器及びパルス検知方法を提供することを目的
とする。

構成 本発明によれば所定のパルスを正確に検知することが可
能なセルフタイミング資格付与チャンネル回路が提供さ
れ、上述した如き従来技術の欠点が解消される。本発明
においては、真のピークが発生せんとする状態を検知す
るために、ヒステリシス比較器と共にタイミング比較器
が使用されている。このタイミング比較器の出力は、ヒ
ステリシス比較器による信号の資格付与が発生する場合
を決定する。このタイミング比較器は、ディスク読取り
入力信号における真のピークの直前において信号の資格
付与の処理を行なうことを許容する。

そのために、層領域におけるノイズやオフトラックノイ
ズを誤って検知する危険性は著しく減少されている。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本発明の一実施例に基づいて構成された回路５００を第
５図に示しである。回路５００は、ディスク（又は、デ
ィスクの読取り／書込み前置増幅器）からの差動読取り
信号を受取るための差動入力リード５０５を有している
。この差動入力信号は、利得制御型増幅器５０４の差動
入力リードへ印加され、該利得制御型増幅器５０４の差
動出力信号は差動フィルタ５０６へ印加され、差動フィ
ルタ５０６はその差動出力信号を微分器５１１へ印加す
る。微分器５１１の出力は、ゼロ交差検知８ 器５８６へ供給され、ゼロ交差検知器５８６は、微分器
５１１への入力信号がピークを介して通過する場合に出
力遷移を発生する。ゼロ交差検知器５８６の出力は、二
方向ワンショットマルチバイブレータ５８７へ供給され
、ワンショットマルチバイブレータ５８７は、二方向ワ
ンショットマルチバイブレータ５８７への入力信号が状
態を変化する場合に、正向パルスを発生する。従って、
二方向ワンショットマルチバイブレータ５８７は、ゼロ
交差検知器５８６の出力信号が遷移をする場合に出力パ
ルスを発生する。前述した如く、該遷移は、微分器５１
１への入力信号がピークを介して通過する場合に発生す
る。二方向ワンショットマルチバイブレータ５８７の出
力は、「時間チャンネル出力信号」又は「時間パルス信
号」として呼称される。

時間パルス信号は、フリップフロップ５５３に対するク
ロックである。このフリップフロップは、時間チャンネ
ル信号と資格付与信号（後述する）を結合する。このフ
リップフロップへのＤ入力が１つ 変化すると（即ち、信号資格付与が発生した場合）、時
間パルス信号がこの変化をクロック入力し、フリップフ
ロップのＱ出力端において状態変化を発生する。従って
、この状態変化のタイミングは、時間パルス信号に依存
し、それは、究極的には、微分器への入力信号のピーク
に依存する。

フリップフロップ５５３のＱ出力は、二方向ワンショッ
トマルチバイブレータへ供給され、該ワンショットマル
チバイブレータは、Ｑ出力が状態を変化する度に、出力
としてパルスを発生する。このパルスは、パルス検知器
の出力である。

ヒステリシス比較器５０２、タイミング比較器５５０、
ワンショットマルチバイブレーク５５１及びフリップフ
ロップ５５２は、資格付与チャンネル５９９を形成して
いる。ヒステリシス比較器５０２は、差動フィルタ５０
６からの差動出力信号を受取り、且つＤフリップフロッ
プ５５２のＤ入力リードへ出力信号を供給する。タイミ
ング比較器５５０は、増幅器５０４の出力信号を資格付
与チャンネル５９つの入力信号（即ち、フィルタ０ ５０６からの信号）と比較することによって、入力信号
の真のピークを検知する。これら二つの信号は、基本的
には同一であり、資格付与チャンネル５９つへの入力信
号はフィルタ５０６のために増幅器５０４からの出力信
号に関して時間的に遅延されている。この遅延のために
、増幅器５０４からの出力信号は、そのピークを介して
通過し且つこのことが資格付与チャンネル５９９への入
力信号において発生する前にベースラインに向けて変化
を開始する。従って、増幅器５０４からの出力信号のレ
ベルが資格付与チャンネル５９９への人カイ言号のレベ
ルを交差する場合にクロスポイント即ち交差点「Ｘ」　
（第６図）が発生する。交差点ｒｘＪは、資格付与チャ
ンネル５９９への入力信号と増幅器５０４からの出力信
号とが同一の振幅である限り、チャンネル信号における
真のピークの直前において常に発生する。

第５図に示した本発明の実施例、を参照すると、タイミ
ング比較器５５０からの出力信号は二方向ワンショット
マルチバイブレータ５５１の入力す１ 一ドヘ印加される。二方向ワンショットマルチバイブレ
ータ５５１からの出力信号は、Ｄフリップフロップ５５
２へ印加されるクロック信号として作用する。Ｄフリッ
プフロップ５５２のＤ入力リードはヒステリシス比較器
５０２からの出力信号を受取るべく接続されているので
、Ｄフリップフロップ５５２は、チャンネル信号がその
ピークに到達する直前の時間に対応する交差点ｒｘＪに
おいてのみその状態を変化する。

交差点ｒｘＪを発生することのないノイズ又は誤ったピ
ークがフリップフロップ５５３のＤ入力リードにおいて
変化を発生することはなく、従って出力信号を発生する
ことはない。特に、ピーク６０３近傍のノイズパルス６
０１及び６０２はそれらの大きさのために交差点を発生
することはない。フリップフロップ５５３のＤ入力信号
の状態の変化の前に発生するノイズ又は誤ったピークは
、古いデータをフ、リップフロップ５５３内ヘクロック
入力するタイミングチャンネルパルスを発生するに過ぎ
ない。従って、誤ったピークを発生する２ タイミングチャンネル信号は、フリップフロップ５５３
へ古いデータをクロック入力するに過ぎず、データ出力
パルスを発生するものではない。同様に、信号資格付与
が著しく遅延されているために、時間チャンネルにおけ
る過剰な遅延の影響は最小とされている。従って、本発
明により、第４図に示したような状態が発生することは
防止されている。

ゲーティングチャンネルとタイミングチャンネルとの間
の固定された遅延は同一の事柄を達成するものではない
のではないかと考えられるかもしれない。周波数と振幅
とが与えられている場合には、その通りである。しかし
ながら、ディスク信号は周波数及び振幅の両方が変化す
るものである。

固定した遅延は一貫性を持って動作することが不可能な
ものである。

明らかに、オフトラックノイズの量が交差点を発生しな
い程度に十分に小さいものである場合にのみ本システム
は動作する。しかしながら、顕著なノイズに対する免疫
性の量を発生するためには３ 増幅器出力とチャンネル入力との間の遅延は小さな量で
あるに過ぎない。

第８図は、セルフタイミング資格付与チャンネル技術か
ら予測されるノイズに対する改善の量の表示を与えてい
る。第８図は、第７ａ図に示したフィルタの入力端及び
出力端における４ＭＨｚの正弦波信号のプロットを示し
ている。この信号は、該フィルタを介して２４ｎｓの遅
延を経験し、且つ該信号の真のピークの１０．５ｎｓ前
に交差点を発生する。図示した１ｖピ一ク信号に対して
５５０ｍＶのノイズ公差が発生する。このことは、信号
振幅の５５％を表わしている。容易に理解される如く、
ノイズ公差乃至は許容の量は、周波数、信号の波形、チ
ャンネルフィルタの帯域幅、及び該フィルタの入力端と
出力端における信号の相対的振幅に依存している。

前述した如く、本発明は、パルス間の層領域内に表われ
るノイズの拒否において顕著な改善を与えている。前述
した如く、第４図は、この様なノイズが第１図に示した
タイプのパルス検知器に関４ して発生することのあるタイミングエラーを示している
。入力信号の真のピークＰＢの直前において状態が変化
されるように第４図における資格付与信号２０５が遅延
されている場合には、ノイズパルスＰＡがフリップフロ
ップ内へ新たなデータをクロック入力することはなく　
（第４図においては、ＰＡはＬＯＷをクロック入力する
こととなる）且つ誤ったパルスＰＩが発生されることは
ない。

その代わりに、正しいパルスＰＣが発生される。

本発明によれば、入力信号の真のピークＰＢの直前とな
るまで資格付与信号２０５が状態を変化することが遅延
される。前述した如く、資格付与は、真のピークＰＢの
直前において発生するクロスポイント即ち交差点におい
てのみ発生することが許容される。そのようにチャンネ
ル資格付与を遅延させることにより、ノイズパルスＰＡ
はフリップフロップ内へ古いデータをクロック入力し、
該フリップフロップの出力は状態を変化することはなく
、従ってノイズパルスＰＡに応答してデータ出力パルス
が発生されることはない。従って、りら 第４図に示した如き状態が発生することは回避される。

第４図に示しｔこ問題に対する一つの解決方法は、ヒス
テリシスレベルを増加させることである。ヒステリシス
レベルを増加させると、資格付与信号２０５を更に遅延
させることとなる。しかしながら、ヒステリシスノイズ
問題に関してはその他の拘束条件が存在している。これ
らの拘束条件の幾つかは、ディスク欠陥に対する交差及
び最悪の場合のパターンを取扱うものである。従って、
ノイズ問題を解決するためにヒステリシスレベルを増加
することは実際的ではない。本発明によれば、ヒステリ
シスレベルを増加することによって課される拘束条件を
発生することなしに妥当な解決を与えるものである。

肩ノイズ問題に対する別の解決方法は、資格付与チャン
ネル内に固定遅延を付加することである。

しかしながら、必要とされる遅延の量はデータレート、
パルス形状、及び外部微分構成要素に依存する。その結
果、この様な遅延はプログラム可能６ なものとせねばならず、且つ適宜の遅延を選択するため
の回路を使用せねばならない。本発明の利点は、データ
レート及び外部構成要素とは独立的に正しい資格付与タ
イミングを確立することが可能であるという点である。

好適には、出力増幅器５０４（第５図）からの信号はフ
ィルタ５０６によって良好にフィルタ即ち濾波されてい
る。１実施形態においては、フィルタ５０６は、第５図
の実施例の残りの構成要素を包含する集積回路と外部的
に構成されている。

１実施形態においては、フィルタ５０６は電圧駆動では
なく電流駆動され、従ってフィルタの入力インピーダン
ス特性は、駆動信号の大きな量のフィルタ処理を与える
ようなものである。電流駆動型フィルタの別の好適な結
果としては、フィルタの帯域幅内においてフィルタを介
しての損失がほとんどないということである。フィルタ
出力端において信号と同一の大きさの良好にフィルタ処
理されたフィルタ入力信号を与えることは、タイミング
比較器５５０を介して正確な信号比較を行な７ うことを可能とする。

第５図のフィルタ５０６として使用するのに好適な一例
である５極１０ＭＨｚベッセルフィルタを、構成要素の
値と共に第７ａ図に示しである。

第７ｂ図は、第７ａ図のノード７０１　（フィルタ５０
６の入力端に対応）、７０２及び７０３（フィルタ５０
６の出力端に対応）のフィルタに対する振幅特性をプロ
ットしたものである。重要なことであるが、入力ノード
のロールオフ特性は、出力ノードのものとほぼ同一であ
る。又、このフィルタは電流駆動型であるので、フィル
タ通過帯域内においてフィルタを介しての損失はほとん
ど存在しない。

利得制御型増幅器５０４（第５図）のＤＣ出力レベルは
、資格付与チャンネル５９つへの入力端におけるＤＣレ
ベルとは異なるものである可能性があるので、タイミン
グ比較器５５０は、好適には、ＡＣ結合されている。１
実施態様においては、フィルタ５０６、微分器構成要素
５８８及びコンデンサ５２９以外の第５図の実施例の構
成要素は８ 単一の集積回路形態に構成されている。２個のかなり大
型（典型的に５ｐＦ）の低洩れコンデンサがタイミング
比較器５５０の差動入力リードと直列接続されており、
且つタイミング比較器５５０は高入力インピーダンスを
有するように構成されている。タイミング比較器５５０
の帯域幅に悪影響を与えることなしに、タイミング比較
器５５０の差動入力リードへ接続されているＡＣ結合コ
ンデンサを集積回路の過剰な量の表面積を占有すること
のない寸法のものとすることが可能であることが判明し
た。１実施態様においては、これらのＡＣ結合コンデン
サによって発生されるゼロは、タイミング比較器５５０
が約ＩＭＨｚを超える入力信号のみを実効的に受取るた
めのものである。

はとんどのディスクドライブがＩＭＨｚをかなり超える
出力読取り信号を供給するものであるから、このことは
全く許容可能なものであることが判明した。

第９図は、第５図のタイミング比較器５５０の一実施例
を詳細に示している。この実施例におい　ｑ て、利得制御型増幅器５０４の出力端への接続９０１及
び資格イ」与チャンネル５９つの入力端への接続９０２
は、第５図の実施例において示されるシングルエンデド
型接続とは対照的に完全に差動的である。この差動接続
は、タイミング比較器５５０からの誤った出力信号を発
生させることのあるノイズの共通モード拒否を可能とす
る。構成要素Ｒ，，Ｃ，，及びＲ８，Ｃ２によって形成
されるＲＣ回路網は、タイミング比較器９００の最小動
作周波数を決定する。抵抗Ｒ１及びＲ２は、トランジス
タＱ３及びＱ４によって形成される増幅器に対し十分な
デジェネレーションを与え、著しい増幅器出力オフセッ
トが存在する場合であっても、増幅器出力信号の低歪増
幅を可能とする。抵抗Ｒ１，Ｒ２，Ｒ５及びＲ３，Ｒ４
，Ｒ６も増幅器出力信号に対するチャンネル入力信号の
相対的利得を設定する。第９図においては、（Ｒ５／Ｒ
２）／　（Ｒ６／Ｒ３）−（８に／２．４Ｋ）／（８に
／２．４Ｋ）−１である。従って、第９図のタイミング
比較器の抵抗の選択は、等しい増幅０ 弱出力及びチャンネル入力信号振幅に対して設計されて
いる。一方、例えば、上述した比が０．５であるように
抵抗値を選択することが可能であり、その場合には、タ
イミング比較器は、チャンネル入力信号が増幅器出力信
号の半分に等しいように適切に設計される。このように
、第９図のタイミング比較器は、チャンネルフィルタに
おける損失を吸収すべく構成することが可能である。コ
ンデンサＣ１及びＣ２は、比較器９０３によって行なわ
れるタイミング比較に関して入力オフセットが有する可
能性のある効果を除去する。１実施態様においては、比
較器９０３の入力装置は、オフセットを発生し従ってタ
イミングエラーを発生する可能性のある抵抗Ｒ７及びＲ
８における電圧降下を除去するために、ＭＯ８装置を使
用する。

第１１図は、第１０図の回路の動作を示すタイミング線
図である。第１１図において、最も上側の信号は、利得
制御型増幅器５０４（第５図）及びフィルタ１００６の
出力端Ａ０゜１１及びＡ０１２におけるアナログディス
ク波形である。点線は、ヒ１ ステリシススレッシュホールドレベルを示している。ヒ
ステリシス比較器出力信号は、チャンネル信号が適宜の
ヒステリシススレッシュホールドレベルを交差する場合
に状態を変化する。この信号は、ＡＮＤゲート１９０１
及び１９０２によって、タイミング比較器１０５０の出
力とＡＮＤ処理される。フリップフロップ１９０３は、
ＡＮＤゲー）１９０１及び１９０２からの信号をラッチ
することによりタイミング比較器１０５０の出力信号に
存在する場合のあるノイズを除去する。フリップフロッ
プ１９０３の出力信号は、遅延線１９０４を介してフリ
ップフロップ１９０５のＤ入力リードへ通過する。遅延
線１９０５は、この説明の便宜上ゼロ遅延に対してプロ
グラムされており、且つ別の実施例においては省略しで
ある。ＯＲゲート１９０８の出力リードからの資格付与
信号は、フリップフロップ１９０５のＤ入力リードへ印
加される信号がフリップフロップ１９０５のＱ出力信号
と極性が反対である場合に、低状態へ移行する。資格付
与信号が低状態へ移行すると、フリッ２ プフロップ１９０９へ印加されるクリア信号が除去され
る。フリップフロップ１９０９は、ゼロ交差検知器１９
８０からの時間パルス信号出力によって高状態へクロッ
ク動作される。これにより、ワンショットマルチバイブ
レータ１９１０の出力端から出力される２０ｎｓのエン
コードされたデータパルスを発生する。この出力パルス
も、フリップフロップ１９０５をクロック動作し、資格
付与信号を再度高状態へ移行させ且つフリップフロップ
１９０９に対するクリアを再度活性化させる。

第１０図も、微分器１９１２の出力端へ接続された乗算
器１９１１を示している。乗算器１９１１は、微分器１
９１２の出力信号を微分器１９１２への入力信号と乗算
する。これにより、微分器入力信号の正又は負の何れか
のピークに対してゼロを介して同一の方向に遷移する乗
算器１９１１からの出力信号を発生する。乗算器１９１
１を使用することにより、第５図に示した如きワンショ
ットマルチバイブレータ５８７のような双方向ワンショ
ットマルチバイブレータを設ける必要性を３ 除去している。乗算器１９１１の出力信号はゼロ交差検
知器１９８０へ供給され、ゼロ交差検知器１つ８０は、
乗算器１９１１の出力信号がゼロを通過する場合に論理
遷移を発生する。ゼロ交差検知器１９１１の出力信号は
、「時間チャンネル」又は「時間パルス」出力信号と呼
称される。

第５図の回路において発生する場合のある一つの問題は
、ヒステリシススレッシュホールドの下側でクロスポイ
ント即ち交差点が発生する場合に資格付与信号が発生さ
れることがないという点である。この場合、交差点はヒ
ステリシスフリップフロップ５５２へ古いデータをクロ
ック入力し、そのことは該フリップフロップの状態を変
化させることはない。ヒステリシスフリップフロップ５
５２が状態を変化しない場合には、何ら資格付与信号が
発生されることはなく、従って出力フリップフロップ５
５３は状態を変化させることはない。

従って、たとえチャンネル信号がヒステリシススレッシ
ュホールドを交差した場合であっても、出力パルスが発
生されることはない。これは理想的４ な動作とは言えない。理想的には、チャンネル信号が適
切なヒステリシススレッシュホールドを交差する場合に
、パルス検知出力が発生することである。

第１０図の実施例は、交差点がヒステリシススレッシュ
ホールドの下側で発生した場合であっても、資格付与信
号及びその結果発生する出力パルスが発生するように動
作する。第１０図の実施例は、利得制御型増幅器５０４
の出力端及び資格付与チャンネル５９つの入力端からの
完全に差動的な入力信号を受付けるタイミング比較器と
共に動作することを示している。前述した如く、このこ
とは、そうでなければ誤ったタイミング比較器出力信号
を発生する可能性のあるタイミング比較器入力ノイズの
共通モード拒否を与える利点を有している。

タイミング比較器１０５０　（又は５５０）は、実際に
は、いわゆる「遅延線微分器」の機能を実行する点に注
意すべきである。換言すると、タイミング比較器１０５
０の出力は、タイミング比較５ 器１０５０への入力の微分である。遅延線微分器と通常
のパルス検知器微分器（第５図においては５１１、第１
０図において１９１２）との間の差異は、遅延線微分器
は入力信号のピークの直前において出力信号を発生する
ものであるのに対し、通常の微分器は入力信号のピーク
の直後において出力信号を発生するという点である。こ
の実施例のセルフタイミング（自己同期）資格付与チャ
ンネルにおける利点として使用されるものは、この入力
信号のピークの前知識である。

従って、本発明によれば、単一のタイミング比較器及び
多少の論理を付加することにより、従来技術と比較して
、著しく改善された資格付与チャンネルが得られる。タ
イミング比較器は、既存のチャンネルフィルタを使用す
ることにより付加的な外部的構成要素を設ける必要性な
しに動作する。

従って、チャンネルフィルタは二つの目的を達成するも
のであり、即ち、検知の前にチャンネル入力信号をフィ
ルタすること、及びタイミング比較器に対して遅延を与
えることである。本発明の検６ 幼弱は、理想的には、複数個のデータレートが存在する
一定密度の記録環境からデータを検知する場合に適して
いる。オフトラックノイズに対しての免疫性が改善され
ているので、トラック密度を増加させることが可能であ
り、従ってディスクの記憶容量を増加させることが可能
である。

タイミング比較器１０５０の出力が実際には入力の微分
であるということは、微分器１９１２をパルス検知プロ
セスから完全に除去することが可能である蓋然性がある
ことを示している。

別の実施例においては、第５図の実施例の場合と同様に
、タイミング比較器５５０は遅延線微分器として形成さ
れており、フリップフロップ５５２からの出力信号は双
方向ワンショットマルチバイブレータ５１３の入力リー
ドへ直接的に印加され、且つフリップフロップ５５３、
微分器５１１、ゼロ交差検知器５８６及びワンショット
マルチバイブレーク５８７は完全に除去されている。タ
イミング比較器５５０として作用する遅延線微分器の作
用によって、双方向ワンショットマルチバイブレータ５
１３からの出力信号は有効で、完全に資格付与されたパ
ルス検知器出力データである。

第１０図の実施例に関連した別の実施例においては、フ
リップフロップ１９０３の出力リードは双方向ワンショ
ットマルチバイブレータへ直接的に接続されており、且
つプログラム可能遅延手段１９０４、フリップフロップ
１９０５、ＡＮＤゲ−）１９０６及び１９０７、ＯＲゲ
ート１９０３、フリップフロップ１９０９、ワンショッ
トマルチバイブレータ１９１０、微分器１９１２、乗算
器１９１１及びゼロ交差検知器１９８０は全て除去され
ている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は典型的な従来のパルス検知器（この場合は、ナ
ショナルセミコンダクタ社製のＤＰ８４８ ６４Ｂ装置）の構成を示した概略図、第２図は第１図の
回路の動作に関連する一組の波形を示した説明図、第３
図はディスクドライブからの読取り信号に関連するヒス
テリシスレベル及びオフトラックノイズを有する波形を
示した説明図、第４図は第１図の従来の回路のクロック
信号とＤ入力信号との間の臨界的タイミング関係を示し
たタイミング線図、第５図は本発明の一実施例に基づい
て構成されたパルス検知器を示した概略図、第６図は第
５図の回路の動作を示した一組の波形を示した説明図、
第７ａ図は第５図のフィルタ５０６として使用するのに
適したフィルタの一例を示した概略図、第７ｂ図は第７
ａ図のフィルタに対する周波数に関する振幅応答を示し
た説明図、第８図は本発明の一実施例を使用して得られ
るノイズの改良点を示した説明図、第９図は本発明に基
づいて使用するのに適したタイミング比較器の一例を示
した概略図、第１０図は本発明に基づいて使用するのに
適した資格付与チャンネルの一例を示した概略図、第１
１図は第１０図の実施例の動作を９ 示した一組の波形を図示した説明図、である。 （符号の説明） ５００：パルス検知回路 ５０２：ヒステリシス比較器 ５０４：利得制御型増幅器 ５０６：差動フィルタ ５１１：微分器 ５５０：タイミング比較器 ５５３：フリップフロップ ５８６：ゼロ交差検知器 ５８７：双方向ワンショットマルチバイブレータ５９９
：資格付与チャンネル

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受取る入力ポートが設けられており、前
   記入力信号における所望の振幅のパルスに応答して出力
   信号を供給する出力ポートが設けられており、前記入力
   信号を受取る入力ポートとフィルタした信号を供給する
   出力ポートとを具備するフィルタが設けられており、前
   記入力信号内に含まれるパルスが有効データパルスであ
   る蓋然性がある場合に資格付与チャンネル出力信号を供
   給する資格付与チャンネルが設けられており、前記資格
   付与チャンネルが、前記入力信号を受取る第一入力ポー
   トと前記フィルタした信号を受取る第二入力ポートと前
   記入力信号及び前記フィルタ信号の大きさが予め定めた
   関係を有する場合を表わすタイミング比較信号を供給す
   る出力ポートとを具備するタイミング比較器を有すると
   共に、前記フィルタ信号が予め定めたレベルに到達した
   場合にレベル検知出力信号を供給し且つ前記タイミング
   比較信号によってイネーブルされるレベル検知手段を有
   することを特徴とするパルス検知器。 ２、特許請求の範囲第１項において、更に、任意の与え
   られた時間において前記入力信号内に含まれるピークの
   時間位置を表わすタイミングチャンネル出力信号を供給
   するタイミングチャンネルが設けられており、前記資格
   付与チャンネル出力信号によってイネーブルされた場合
   に前記タイミングチャンネル出力信号によって決定され
   る時間において前記タイミングチャンネル出力信号によ
   って画定される如く前記入力信号内に含まれる前記ピー
   クを表わす出力信号を供給する手段が設けられているこ
   とを特徴とするパルス検知器。 ３、特許請求の範囲第１項において、前記タイミングチ
   ャンネルが、前記フィルタ信号を受取る入力ポートを具
   備すると共に前記タイミングチャンネル出力信号を発生
   するための微分信号を供給する出力ポートを具備する微
   分器を有することを特徴とするパルス検知器。 ４、特許請求の範囲第２項において、前記出力信号を供
   給する手段が、更に、前記資格付与チャンネル出力信号
   を受取る入力リードと、前記タイミングチャンネル出力
   信号を受取るクロック入力リードと、ラッチした出力信
   号を供給する出力リードとを具備した出力ラッチ手段を
   有することを特徴とするパルス検知器。 ５、特許請求の範囲第４項において、更に、前記出力ラ
   ッチ手段の前記出力リードへ接続した入力リードを具備
   すると共に前記ラッチした出力信号に応答して出力パル
   スを供給する出力リードを具備したパルス発生器手段が
   設けられていることを特徴とするパルス検知器。 ６、特許請求の範囲第１項において、前記レベル検知手
   段が、前記フィルタの前記出力ポートへ接続されている
   入力ポートと、ヒステリシスレベル制御信号を受取るヒ
   ステリシス入力リードと、出力ポートとを具備するヒス
   テリシス比較器を有することを特徴とするパルス検知器
   。 ７、特許請求の範囲第１項において、前記タイミング比
   較器が、データパルス間の前記入力信号の一部に含まれ
   ている雑音に対する免疫性を改善することを特徴とする
   パルス検知器。 ８、特許請求の範囲第７項において、前記タイミング比
   較器が、前記予め定めたレベルを超えた前記入力信号の
   部分の中に含まれる雑音に対する免疫性を改善すること
   を特徴とするパルス検知器。 ９、特許請求の範囲第７項において、前記タイミング比
   較器が、データパルス間及び前記予め定めたレベルより
   下の前記入力信号の部分の中に含まれる雑音に対する免
   疫性を改善することを特徴とするパルス検知器。 １０、特許請求の範囲第１項において、前記フィルタが
   前記入力信号と前記フィルタ信号との間に遅延を与える
   ことを特徴とするパルス検知器。 １１、特許請求の範囲第１項において、前記タイミング
   比較器が、前記フィルタの前記入力及び出力ポートへＡ
   Ｃ結合されていることを特徴とするパルス検知器。 １２、特許請求の範囲第１項において、前記資格付与チ
   ャンネルが、更に、前記タイミング比較器の前記出力リ
   ードへ接続されている入力リードを具備すると共に出力
   リードを具備するパルス発生手段と、前記レベル検知手
   段の前記出力リードへ接続されている入力リードを具備
   し前記パルス発生手段の前記出力リードへ接続されてい
   るクロック入力リードを具備し且つ前記資格付与チャン
   ネル出力信号を供給する出力リードを具備するラッチと
   を有することを特徴とするパルス検知器。 １３、特許請求の範囲第１項において、前記タイミング
   比較器が遅延線微分器として作用することを特徴とする
   パルス検知器。 １４、特許請求の範囲第１項において、前記タイミング
   比較器が、前記フィルタの前記入力ポートへ接続されて
   いる差動入力リードを具備すると共に出力リードを具備
   する第一差動増幅器と、前記フィルタの前記出力ポート
   へ接続されている差動入力リードを具備すると共に出力
   リードを具備する第二差動増幅器と、前記第一差動増幅
   器の前記出力リードへ接続されている第一入力リードを
   具備し前記第二差動増幅器の前記出力リードへ接続され
   ている第二入力リードを具備し且つ前記タイミング比較
   器の前記出力リードとして作用する出力リードを具備す
   る比較器とを有することを特徴とするパルス検知器。 １５、特許請求の範囲第１４項において、前記第一及び
   第二差動増幅器の利得は、前記フィルタ出力信号がその
   ピークに到達する前に前記タイミング比較器が出力信号
   を発生するように設定されていることを特徴とするパル
   ス検知器。 １６、特許請求の範囲第１３項において、更に、制御信
   号を発生するために前記タイミング比較器の前記出力信
   号と前記レベル検知手段の前記出力信号とを論理的に結
   合する手段が設けられており、前記制御信号を受取る入
   力ポートを具備すると共に出力ポートを具備する第一ラ
   ッチ手段が設けられていることを特徴とするパルス検知
   器。 １７、特許請求の範囲第１６項において、更に、前記遅
   延手段の前記出力ポートへ接続されている入力ポートを
   具備すると共に出力ポートを具備する第二ラッチ手段が
   設けられており、前記資格付与信号を供給するために前
   記第一ラッチ手段及び前記第二ラッチ手段からの出力信
   号を論理的に結合する手段が設けられていることを特徴
   とするパルス検知器。 １８、特許請求の範囲第１７項において、更に、前記第
   一ラッチ手段の出力信号を遅延させる遅延手段が設けら
   れていることを特徴とするパルス検知器。 １９、特許請求の範囲第１７項において、前記第二ラッ
   チ手段が、更に、前記パルス検知器の前記出力リードへ
   接続されているクロック入力リードを有することを特徴
   とするパルス検知器。 ２０、特許請求の範囲第１３項において、更に、前記レ
   ベル検知手段の前記出力リードへ接続されている入力リ
   ードを具備し前記タイミング比較器の前記出力リードへ
   接続されているクロック入力リードを具備し且つ出力リ
   ードを具備するラッチが設けられており、且つ前記ラッ
   チの前記出力リードへ接続されている入力リードを具備
   すると共に前記パルス検知器の前記出力リードとして作
   用する出力リードを具備するパルス発生器が設けられて
   いることを特徴とするパルス検知器。 ２１、特許請求の範囲第２項において、更に、前記出力
   信号を供給する手段をクリアする手段が設けられており
   、前記クリアする手段が前記出力信号に応答して動作す
   ることを特徴とするパルス検知器。 ２２、入力信号において有効データパルスを検知する方
   法において、入力信号を受取り、前記入力信号をフィル
   タしてフィルタし且つ遅延した信号を発生し、前記入力
   信号と前記フィルタし且つ遅延した信号と比較して前記
   フィルタし且つ遅延した信号がピークに到達せんとする
   時点を決定し、前記時点の後の期間中に前記フィルタし
   且つ遅延した信号におけるピークを検知する、上記各ス
   テップを有することを特徴とする方法。 ２３、特許請求の範囲第２２項において、前記ピークを
   検知するステップが、前記フィルタし且つ遅延した信号
   において複数個のピークを検知し、前記比較ステップに
   よって決定した前記時点又はその近傍において前記複数
   個のピークの一つを有効データパルスとして選択するこ
   とを特徴とする方法。 ２４、特許請求の範囲第２３項において、前記比較ステ
   ップにおいて、 （ａ）前記フィルタし且つ遅延した信号が予め定めた大
   きさよりも大きな大きさを有する状態を検知し、 （ｂ）前記入力信号と前記フィルタし且つ遅延した信号
   とが予め定めた関係を有する時点を検知し、 （ｃ）ステップ（ａ）及び（ｂ）に応答して資格付与信
   号を発生し、 （ｄ）前記資格付与信号を使用して前記選択ステップを
   実行する、 上記各ステップを有することを特徴とする方法。