JPH0442410A - データ記憶装置の試験回路 - Google Patents

データ記憶装置の試験回路

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JPH0442410A
JPH0442410A JP15107990A JP15107990A JPH0442410A JP H0442410 A JPH0442410 A JP H0442410A JP 15107990 A JP15107990 A JP 15107990A JP 15107990 A JP15107990 A JP 15107990A JP H0442410 A JPH0442410 A JP H0442410A
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JP
Japan
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circuit
signal
output signal
detection circuit
pulse
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JP15107990A
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Inventor
Yoshinori Wakamatsu
若松 善典
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ記憶装置の試験回路に関し、特に、再生
動作の信頼度の評価および保証を行うためのデータ記憶
装置の試験回路に関する。
〔従来の技術〕
従来のデータ記憶装置は、その再生動作(読出し機能)
の信頼度の評価および保証を行うための手段として次の
二つの方式を採用している。
その第一の方式は、第4図に示すようなレベル検出回路
17と可変抵抗器13とを備えて構成したものであり、
レベル検出回路17の一方の入力端子には読出し信号り
を入力し、他方の入力端子には可変抵抗器13の摺動端
子電圧iを入力し、可変抵抗器13の一方の端子には電
圧Vt、hを印加し、可変抵抗器13の他方の端子は接
地している。
第5図は第4図の回路の各部の信号の波形を示す波形図
である。
第5図に示すように、通常動作時には可変抵抗器13の
可変電圧を閾値電圧iとして、1=i1の電圧で読出し
信号りの振幅を検出するが、読出し動作の保シE試験の
場合は、可変抵抗器13の調整値を変更して閾値電圧i
を1=i2(i2>i)および1=i3  (il <
tl )の値に設定する。
これによって読出し信号りに含まれる微小な欠陥によっ
て発生する疑似ビークにや、振幅低下lに対する読出し
動作の余裕度を保証する。
閾値電圧iが1=i2の場合は、レベル検出回路17か
ら出力信号jを見ると、読出し信号りのうち振幅低下1
の部分に対応する出力パルスρ。
が図中に破線で示すように細くなっており、検出の限界
に近いことを示している。また閾値電圧iが1−=i3
の場合は、疑似ビークkに対してまだ余裕があることを
示している。
第二の方式は、第6図に示すようなデータ弁別回路15
とデイレーライン14とによって実現している。データ
弁別回路15の一方の入力端子にはリードクロックmが
入力され、他方の入力端子にはデイレーライン14から
その出力信号pが入力されている。一方、デイレーライ
ン14の入力端子には、読出し信号をパルス化したデー
タパルスnが入力されている。デイレーライン14の遅
延量は、出力端子t、〜t3を切替えることによって異
った時間値とすることができる。
通常動作時には、デイレーライン14の遅延量は、出力
端子t1の位置に設定されており、これは最もデータ弁
別の余裕度がある位置である。読出し動作の保証試験の
場合は、デイレーライン14の遅延量を出力端子t2ま
たはt、の位置に設定する。
第7図は第6図の回路の各部の信号の波形を示す波形図
である。
第7図に示すように、第6図の回路の動作は、デイレー
ライン14からの出力信号pのデータパルスの前縁がリ
ードクロックmのハイレベル(“H”)の時間帯に位置
するときは、リードクロックmの後縁に同期してデータ
弁別回路15から出力信号qのパルス信号を発生する。
そうでないときはパルス信号を発生しない、すなわち、
データ弁別回路15は、再生信号の波形間の干渉および
記録媒体の欠陥などによって生じるピークシフトを含ん
だデータパルスnを、位相の整ったリードクロックmで
同期をとり、位相の整った出力信号qをパルス信号とし
て発生する。
読出し動作の保証試験の場合は、デイレーライン14の
遅延量を出力端子t2 (L2 <t、+ )にすると
、出力信号pのパルスの位相は、(t1t2−τ)だけ
相対的に前に進む、このとき、出力信号pのパルスのう
ちのパルス■2は、IJ−ドクロツクmの“■1”の領
域からはみ出し、データの弁別が不可能になる。同様に
して、デイレーライン14の遅延量を出力端子ts(t
s>tl)にすると、出力信号pのパルスv2は相対的
に遅れ、リードクロックmの“H”の領域に入って位相
弁別に余裕があることになる。第二の方式は、このよう
にして、出力信号pのパルスの位相弁別の余裕度を保証
する。
〔発明が解決しようとする課題〕
上述したような従来のデータ記憶装置の再生動作(読出
し機能)の信頼度の評価および保証を行うための保証方
式は、次のような欠点がある。すなわち、従来のデータ
記憶装置に使用するデータ変調方式にはMFM方式やN
RZI系の8−9コードがあるが、MFM方式の復調は
位相弁別方式であるために第6図に示すようなデータ弁
別回路による保証方式を採用し、2通りの遅延量で保証
試験を行っている。一方、NRZI系の8−9コードの
復調は、基本的にはMFM方式の場合と同様に位相弁別
方式であるが、その再生波形の特徴によって振幅検出動
作の余裕度が位相弁別動作の余裕度よりも小さいため、
第4図に示すようなレベル検出回路による保証方式を採
用し、2通りの閾値電圧で保証試験を行っている。しか
し、最近のデータ変調方式は、2−7コードや1−7コ
ードが主流となりつつある。これらの信号の検出方式は
、基本的には上述の8−9コードの場合と同じであるが
、8−9コードの場合よりも位相弁別動作の余裕度がな
いため、振幅検出の保証とあわせて位相弁別の保証も行
う必要があり、従って合計4通りの条件設定を行わなけ
ればならず、このため保証試験の時間が長くなるという
欠点がある。
〔課題を解決するための手段〕
本発明のデータ記憶装置の試験回路は、微分した信号の
波形と比較する電圧を変化させる機能を有するピーク検
出回路を有する゛ものである。
すなわち、本発明のデータ記憶装置の試験回路は、記録
媒体から磁気ヘッドによって再生した読出し信号を増幅
するための増幅器と、前記増幅器の出力信号を所定の平
均振幅に増幅するための自動利得制御回路と、前記自動
利得制御回路の出力信号を入力して低周波領域の信号の
除去を行うフィルタ回路と、前記フィルタ回路の出力信
号のピーク位置に対応したパルスを発生するピーク検出
回路と、前記フィルタ回路の出力信号と閾値電圧とを比
較して前記フィルタ回路の出力信号が前記閾値電圧より
も大きいときにパルス信号を発生するレベル検出回路と
、前記レベル検出回路および前記ピーク検出回路の出力
信号を入力してアンド演算を行うアンド回路とを備え、
前記ピーク検出回路が、前記フィルタ回路の出力信号を
微分した信号と比較する電圧を任意の値に変化させる機
能を有するものである。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
。 第1図は本発明の一実施例を示すブロック図である。
第1図の実施例は、記録媒体2と、記録媒体2から記録
信号を再生するための磁気ヘッド1と、磁気ヘッド1の
出力の読出し信号を増幅するための増幅器3と、増幅器
3の出力の読出し信号aを所定の平均振幅に増幅するた
めの自動利得制御回路(AGC回路)4と、AGC回路
4からの出力信号すを入力して低周波領域の信号の除去
を行うフィルタ回路5と、フィルタ回路5からの出力信
号Cのピーク位置に対応したパルスを発生するピーク検
出回路6と、フィルタ回路5からの出力信号Cと閾値電
圧vt、hとを比較して閾値電圧vthよりも大きい振
幅に対してパルス信号を発生するレベル検出回路7と、
レベル検出回路7およびピーク検出回路6の出力信号f
およびeを入力してアンド演算を行うアンド回路8とを
備えて構成されている。
ピーク検出回路6は、フィルタ回路5がらの出力信号C
を微分する微分回路と、その微分した信号の波形の零ク
ロスの位置にパルス信号を発生する零クロス検出回路と
を有している。
第2図および第3図は共に、第1図の実施例の各部の信
号の波形を示す波形図で、第2図はピーク検出回路6に
おいて、微分した信号dと接地電圧とを比較した通常の
場合の各部の信号の波形を示す波形図、第3図は微分し
た信号dと任意の電圧Vpとを比較した場合の各部の信
号の波形を示す波形図である。
通常の場合は、微分した信号dと接地電圧とを比較し、
微分した信号の波形の零クロスの位置にパルス信号を発
生する。このとき、データの読出し信号中に含まれる記
録媒体上の微小な欠陥に起因する疑似ビークx(1およ
び振幅低下3’oは、フィルタ回路5からの出力信号C
ではそれぞれ疑似ピークx2および振幅低下y2となる
が、閾値電圧vthに対して検出の余裕をもっているた
め、レベル検出回路7からの出力信号fでは、疑似ビー
クX2に対応する位fX4にはパルスはなく、振幅低下
y2に対応する位置にはパルスy4が発生する。パルス
y4とピーク検出回路6からの出力信号eとは、′アン
ド回路8においてアンド演算を行われ、その出力信号g
にパルスy5として出力される。アンド回路8からの出
力信号gに含まれているビットのうちで、ピークシフト
を多く含むZlおよびz2および2.およびZ4の各ビ
ットは、後段のデータ弁別回路(図示省略)で発生する
リードクロック(RC)の“H″頭域入っており、デー
タを弁別することが可能である。
微分した信号dと任意の電圧Vpとを比較した場合は、
第3図に示すように、微分した信号dが任意の電圧Vp
とクロスした位置に出力信号eとしてパルスが発生する
。読出し信号に含まれている記録媒体J−の微小な欠陥
に起因する疑似ビークx□および振幅低下yoは、フィ
ルタ回路5からの出力信号Cではそれぞれ疑似ビークx
2および振幅低下y2となる。微分した信号dを任意の
電圧Vpと比較することにより、疑似ビークXQに対応
する位置X3にはパルスはなく、振幅低下y2に対応す
る位置のパルスy3は、第2図の場合と比べると位相t
だけ進んでいる。このため、レベル検出回#87からの
出力信号fのパルスy。
はリードクロック(RC)の“H”領域からはみ出し、
その結果、アンド回路8の出力信号gにおいてもパルス
y5に対応する位置にパルスが発生せず、正常な読出し
動作が不可能になる。従って、この場合の読出し動作の
余裕度が小さいことがわかる。また、アンドゲート回路
8がらの出力信号gに含まれているのビットでピークシ
フトを多く含むzlおよびz2およびz3およびz4の
各ビットは、後段のデータ弁別回路(図示省略)で発生
するリードクロック(RC)と比較すると、Z3および
z4の各ビットは“H”領域からはずれており、正常な
読出し動作が不可能となる。従って、ここでも読出し動
作の余裕度を判定することができる。
以上のように、ピーク検出回路6において微分した信号
dを任意の電圧Vpと比較することにより、位相弁別に
対する余裕度を判定することができる。
〔発明の効果〕
以上説明したように、−本発明のデータ記憶装置の試験
回路は、ピーク検出回路において微分した信号と比較す
る電圧を適当な大きさに制御することにより、位相弁別
に対する余裕度を判定することができるという効果があ
る。また、これによって位相弁別に対する余裕度を試験
するための遅延量切替え制御回路が不要となるため、制
御回路が笥単になってシステム全体の信頼性を向上させ
、しかも保証試験も簡便になるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の実施例のピーク検出回路において微分した信号
と接地電圧とを比較した通常の場合の各部の信号の波形
を示す波形図、第3図は第1図の実施例のピーク検出回
路において微分した信号と任意の電圧とを比較した場合
の各部の信号の波形を示す波形図、第4図は従来のデー
タ記憶装置の試験回路の一例の振幅検出回路を示すブロ
ック図、第5図は第4図の回路の各部の信号の波形を示
す波形図、第6図は従来のデータ記憶装置の試験回路の
他の例の位相弁別回路とデイレーラインとを示すブロッ
ク図、第7図は第6図の回路の各部の信号の波形を示す
波形図である。 1・・・・・・磁気ヘッド、2記録媒体、3・・・・・
・増幅器、4・・・・・・自動利得制御回路(AGC回
路)、5−・・・・・フィルタ回路、6・・・・・・ピ
ーク検出回路、7・17・・・・・・レベル検出回路、
8・・・・・・アンド回路、3・・・・・・可変抵抗器
、 14・・・・・・デイレーライン、 5・・・・・−データ弁別回路、

Claims (1)

  1. 【特許請求の範囲】 1、記録媒体から磁気ヘッドによって再生した読出し信
    号を増幅するための増幅器と、前記増幅器の出力信号を
    所定の平均振幅に増幅するための自動利得制御回路と、
    前記自動利得制御回路の出力信号を入力して低周波領域
    の信号の除去を行うフィルタ回路と、前記フィルタ回路
    の出力信号のピーク位置に対応したパルスを発生するピ
    ーク検出回路と、前記フィルタ回路の出力信号と閾値電
    圧とを比較して前記フィルタ回路の出力信号が前記閾値
    電圧よりも大きいときにパルス信号を発生するレベル検
    出回路と、前記レベル検出回路および前記ピーク検出回
    路の出力信号を入力してアンド演算を行うアンド回路と
    を備え、前記ピーク検出回路が、前記フィルタ回路の出
    力信号を微分した信号と比較する電圧を任意の値に変化
    させる機能を有することを特徴とするデータ記憶装置の
    試験回路。 2、記録媒体から磁気ヘッドによって再生した読出し信
    号を増幅するための増幅器と、前記増幅器の出力信号を
    所定の平均振幅に増幅するための自動利得制御回路と、
    前記自動利得制御回路の出力信号を入力して低周波領域
    の信号の除去を行うフィルタ回路と、前記フィルタ回路
    の出力信号のピーク位置に対応したパルスを発生するピ
    ーク検出回路と、前記フィルタ回路の出力信号と閾値電
    圧とを比較して前記フィルタ回路の出力信号が前記閾値
    電圧よりも大きいときにパルス信号を発生するレベル検
    出回路と、前記レベル検出回路および前記ピーク検出回
    路の出力信号を入力してアンド演算を行うアンド回路と
    を備え、前記ピーク検出回路が、前記フィルタ回路の出
    力信号を微分する微分回路と、前記微分回路で微分した
    信号と任意の値に変化させた電圧とを比較してその零ク
    ロスの位置にパルス信号を発生する零クロス検出回路と
    を有することを特徴とするデータ記憶装置の試験回路。
JP15107990A 1990-06-08 1990-06-08 データ記憶装置の試験回路 Pending JPH0442410A (ja)

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