JPH0382948U - - Google Patents

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JPH0382948U
JPH0382948U JP14226389U JP14226389U JPH0382948U JP H0382948 U JPH0382948 U JP H0382948U JP 14226389 U JP14226389 U JP 14226389U JP 14226389 U JP14226389 U JP 14226389U JP H0382948 U JPH0382948 U JP H0382948U
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JP
Japan
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buffer memory
clock
data
write
transmitting side
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JP14226389U
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  • Detection And Prevention Of Errors In Transmission (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例のブロツク図、第２
図は本実施例の送信側バツフアメモリの詳細ブロ
ツク図、第３図及び第４図は従来のバツフアメモ
リ回路の一例を示すブロツク図である。 １０１……受信側コーダ、１０２……受信側バ
ツフアメモリ、１０３……電圧制御発振器（ＶＣ
Ｏ）、１０４……送信側バツフアメモリ、１０５
……送信側デコーダ、１０６……選択器、２０１
……ライトカウンタ、２０２……メモリ、２０３
……リードカウンタ、２０４……１ビツト位相比
較器、２０５……全ビツト位相比較器。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 非同期デイジタル多重化装置で分離化された
    入力のデータ及びクロツクをコード化し出力する
    受信側コーダと、選択器により選択された前記入
    力のクロツクと前記コード化されたデータ及びク
    ロツクとを入力しデコードデータとライトクロツ
    クとを出力する送信側デコーダと、前記デコード
    データを前記ライトクロツクにより書き込みリモ
    ートループバツク時のみバツフアメモリ周期内に
    メモリ容量と同数回の位相比較を行いスタツフデ
    マンドを発生させる送信側バツフアメモリとを有
    することを特徴とするバツフアメモリ回路。 ２ 前記送信バツフアメモリにおいて、ライトカ
    ウンタとリードカウンタとからのクロツクの位相
    比較を全ビツト行い前記スタツフデマンドを発生
    させることを特徴とする請求項１記載のバツフア
    メモリ回路。
JP14226389U 1989-12-07 1989-12-07 Pending JPH0382948U (ja)

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JP14226389U JPH0382948U (ja) 1989-12-07 1989-12-07

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JPH0382948U true JPH0382948U (ja) 1991-08-23

Family

ID=31689099

Family Applications (1)

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JP14226389U Pending JPH0382948U (ja) 1989-12-07 1989-12-07

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JP (1) JPH0382948U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007178068A (ja) * 2005-12-28 2007-07-12 Toyo System Co Ltd ワンタッチ型フックを備えた鶏舎用換気扇

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007178068A (ja) * 2005-12-28 2007-07-12 Toyo System Co Ltd ワンタッチ型フックを備えた鶏舎用換気扇

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