JPS62120741A - バツフア・メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 多重化されたデジタル信号を帯域圧縮しまたそれを復号
する機能をもつバッファ・メモリ回路において、帯域圧
縮時の不要ビット削除などを利用して、クロック乗り替
えのための位相吸収を行い得るように構成し、バッファ
・メモリ回路の構成を簡単化したことが開示されている
。

〔産業上の利用分野〕

本発明は、バッファ・メモリ回路、特に帯域圧縮時など
におけるクロック乗り替えに用いるエラスティック・ス
トアメモリに対して９位相吸収の作用を持たせ得るよう
にしたバッファ・メモリ回路に関する。

〔従来の技術〕

従来から、多重化されたデジタル信号例えば１４チャン
ネル８ビット分の音声信号を１チヤンネル４ビツトに帯
域圧縮する如き場合に、低速側回線のクロックと同期さ
せるクロック乗り替えに用いるバッファ・メモリ回路は
、当該クロック乗り替えのためにだけ用いられていた。

〔発明が解決しようとする問題点〕

従来上記の如く構成されていたものであるが。

帯域圧縮時における不要タイム・スロットを圧縮する機
能をあわせ持たせると回路規模が大きくなる問題がある
。

〔問題点を解決するための手段〕

本発明は上記の点を解決しており、エラスティック・ス
トアメモリに対する読出しと書込みとの相対的位相関係
を可変に設定するようにしている。

第１図は本発明の原理構成図を示す。図中の符号ｌは多
重化音声符号化部、２はエラスティック・ストアメモリ
、３は多重化音声復号化部、４はエラスティック・スト
アメモリ、５は制御部、６はフェーズ・ロックド・ルー
プ発振部、７はエラスティック・ストアメモリ制御タイ
ミング発生部を表わしている。

多重化音声符号化部１は、　　８ｋＨｚ　ｘ１３　（ビ
ット／１チヤンネル）Ｘ３２　（チャンネル〕（６４ｋ
Ｈｚ　Ｘ　３２チヤンネル）を８ｋＨｚＸ４（ビット／
１チヤンネル）Ｘ３２　（チャンネル）（３２ｋＨｚ×
３２チヤンネル）に帯域圧縮する。また多重化音声復号
化部３は、上記と逆に上記の３２ｋＨｚｘ３２チヤンネ
ルを、６４ｋＨｚＸ３２チヤンネルに復号する。

フェーズ・ロックド・ループ発振部６は、低速側の回線
のクロックに同期されて、符号化部１や復号化部３に対
するクロックを供給すると共に。

エラスティック・ストアメモリに対する読出しと書込み
とのタイミングを制御する。エラスティック・ストアメ
モリ制御タイミング発生部７は、当該タイミング制御を
行うものであり、読出し周期の開始位相と書込み周期の
開始位相とを可変にする。

〔作用〕

符号化部１は、上述の如く、１チヤンネル８ビツトの信
号を帯域圧縮して、１チヤンネル４ビツトにする。エラ
スティック・ストアメモリ２には。

当該１チヤンネル４ビツトの信号が書込まれ、低速側の
回線のクロック（３２ｋＨｚ　Ｘ３２　（チャンネル〕
〕に同期されて読出される。上記６４ｋＨｚ×３２〔チ
ャンネル〕を帯域圧縮して上記３２ｋＨｚ×３２〔チャ
ンネル〕を得るに当って、タイムスロットにいわば空き
が生じる。この空きをまとめて９位相吸収のために利用
するようにされる。即ち、タイミング発生部７がエラス
ティック・ストアメモリ２に対する読出しと書込みとの
相対的な位相関係を可変に設定し、上記位相吸収を行う
。

復号化部３は、　　６４ｋＨｚ　ｘ３２　（チャンネル
〕に対応する信号を復号すべく、エラスティック・スト
アメモリ４に書込まれている３　２ｋＨｚ（８ｋＨｚ×
４　〔ビット／１チヤンネル））Ｘ３２チヤンネルに対
応する信号に対して、各チャンネル毎に４ビツトを付加
するように働らく。このとき、上記タイミング発生部７
がエラスティック・ストアメモリ４に対する読出しと書
込みとの相対的な位相関係を可変に設定し１位相吸収を
行う。

〔実施例〕

第２図（Ａ）は符号化側におけるタイムチャートを示し
、第２図（Ｂ）は復号化側におけるタイムチャートを示
す。図中のＡ、Ｂ、Ｃ，Ｄ、Ｅ。

Ｆは夫々第１図に示すＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、の各位
置における信号を表わしている。

第２図図示の如く、第１図図示の位置Ａにおいては、　
　３ｋＨｚ　ｘ’１３　（ビット／１チヤンネル〕□×
３２〔チャンネル〕に対応する信号が供給され、符号化
部１は９図示位置Ｂに対応する信号Ｂに示す如く、１チ
ヤンネル４ビツトに帯域圧縮を行う。

この結果はエラスティック・ストアメモリ２に書込まれ
るが、第２図に示す信号Ｂの如く、１チヤンネルにつき
４ビツト分が図示斜線で示す如く空きとなる。エラステ
ィック・ストアメモリ２は低速側の回線のクロックに同
期されて読出されるが。

このとき９図示ｒｌｌ　、、　ｒ２Ｊ　、・・・「３２
」の如く示した例えばチャンネル「１」に関連する信号
「１」が、メモリ２上で読出される以前に非所望にオー
バライドされたり、あるいは重複して読出されたりする
ことのないような位相関係を保持することが望まれる。

第２図図示の信号ＢとＣとを対応して考慮すると判る如
（９例えば、信号Ｂについてチャンネル「２５」が書込
まれるタイミングにおいて、信号Ｃに示す如くチャンネ
ル「１」が読出されるような相対的な位相関係にしたと
すると９図示ｒＥｓ読み出し開始位置に対して書き込み
データＢがズしても良い範囲」として示す範囲内で書込
みタイミングがずれても良い形となる。

即ち、タイミング発生部７は上記相対的な位置関係を考
慮して９位相吸収を行うように働らく。

また復号化部３の側では、第２図（Ｂ）に示す信号りが
エラスティック・ストアメモリ４に書込まれ・るが、：
例・えば信号りについてチャンネル「１７」が書込まれ
るタイミングにおいて、信号已に示す１如（キヤ１ンネ
ル「１」が読出されるような相対的な位置関係にしたと
すると１図示「書き込みｆ’−’９品対’ｊ、ｒＥｓ読
、出し開始位置が鳥。

も良い範囲」として示す範囲内で読み出しタイミングが
ずれても良い形となる。即ち、タイミング発生、部７−
上、記相対的な位置関係を考慮して９位相吸１収を行う
：ように働らく。

：１１ 〔発明の効果〕 以上説明した如く１本発明によれば、クロック乗り替え
と不要ビットの削除（および付加）とをあわ・、せてす
う・１ことが可能となり１回路規模を減少することが可
能となる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の詳細な
説明する一実施例タイムチャートを示す。 図中、１は多重化音声符号化部、３は多電化音声復号化
部、２，４はエラスティック・ストアメモリ、５は制御
部、６はフェーズ・ロックド・ループ発振部、７はエラ
スティック・ストアメモリ制御タイミング発生部を表わ
す。

Claims (2)

【特許請求の範囲】
1. （１）多重化されたデジタル信号について帯域圧縮を行
   う符号化部と、該符号化部からの出力が供給されるエラ
   スティック・ストアメモリとを有するバッファ・メモリ
   回路において、 上記エラスティック・ストアメモリからの読出しデータ
   が供給される低速側のクロックに同期されるフェーズ・
   ロックド・ループ発振部をそなえると共に、 当該フェーズ・ロックド・ループ発振部からのクロック
   に同期して、上記符号化部における帯域圧縮を行い、か
   つ上記エラスティック・ストアメモリに対する読出しを
   行うよう構成し、 上記フェーズ・ロックド・ループ発振部からの出力によ
   って上記エラスティック・ストアメモリに対して読出し
   が行われる読出し周期の開始位相と、当該エラスティッ
   ク・ストアメモリに対して書込みが行われる書込み周期
   の開始位相との相対的位置を可変に設定した ことを特徴とするバッファ・メモリ回路。
2. （２）多重化されたデジタル信号について帯域圧縮を行
   った信号について復号を行う復号化部と、該復号化部に
   対して信号を供給するエラスティック・ストアメモリと
   を有するバッファ・メモリ回路において、 上記エラスティック・ストアメモリに対してデータが供
   給される低速側のクロックに同期されるフェーズ・ロッ
   クド・ループ発振部をそなえると共に、 当該フェーズ・ロックド・ループ発振部からのクロック
   に同期して、上記復号化部における復号を行い、かつ上
   記エラスティック・ストアメモリに対する書込みを行う
   よう構成し、 上記フェーズ・ロックド・ループ発振部からの出力によ
   って上記エラスティック・ストアメモリに対して書込み
   が行われる書込み周期の開始位相と、当該エラスティッ
   ク・ストアメモリに対して読出しが行われる読出し周期
   の開始位相との相対的位置を可変に設定した ことを特徴とするバッファ・メモリ回路。