JPH0382046A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000919 ceramic Substances 0.000 claims abstract description 28
- 239000011347 resin Substances 0.000 claims abstract description 12
- 229920005989 resin Polymers 0.000 claims abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 2
- 239000011521 glass Substances 0.000 description 8
- 238000002844 melting Methods 0.000 description 8
- 230000008018 melting Effects 0.000 description 7
- 238000005219 brazing Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 244000271437 Bambusa arundinacea Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にPGA(PinGri
d Array)型パッケージの半導体装置に関する。
d Array)型パッケージの半導体装置に関する。
従来のセラミックPGA型半導体装置は、第3図に示す
ように、内部リード308を金またはアルミ蒸着により
形成し、内部リードと外部端子とはメタライズ配線され
ていた。
ように、内部リード308を金またはアルミ蒸着により
形成し、内部リードと外部端子とはメタライズ配線され
ていた。
上述した従来の半導体装置は、グリーンシート毎に個別
に、金蒸着またはアルミ蒸着によって内部リードパター
ンを形成するので製造コストが高いという欠点がある。
に、金蒸着またはアルミ蒸着によって内部リードパター
ンを形成するので製造コストが高いという欠点がある。
また、セラミック焼結時の収縮により、内部リードと外
部端子とを接続しているメタライズ配線の位置に誤差が
生ずるため、内部リードの微細化が制約されるという欠
点がある。
部端子とを接続しているメタライズ配線の位置に誤差が
生ずるため、内部リードの微細化が制約されるという欠
点がある。
本発明の半導体装置は、表面に内部リードを設けた絶縁
性樹脂フィルムと、セラミック容器に設けた貫通穴と、
前記貫通穴を貫く外部端子と、前記絶縁性樹脂フィルム
の内部リードと外部端子とを電気的に接続するバンプ電
極を有している。
性樹脂フィルムと、セラミック容器に設けた貫通穴と、
前記貫通穴を貫く外部端子と、前記絶縁性樹脂フィルム
の内部リードと外部端子とを電気的に接続するバンプ電
極を有している。
次に、本発明について図面を参照して説明するJ第1図
は本発明の第1の実施例の断面図である。
は本発明の第1の実施例の断面図である。
ポリイミド系の絶縁性樹脂フィルム109は。
セラミックキャップ112にアルミペースト111で固
着されている。内部リード110は絶縁性樹脂フィルム
lO上に設けられており、ボンディング線104を介し
て半導体索子105の電極に接続されている。半導体素
子105は、ろう材106によりセラミックキャップ1
12に固着されている。外部端子102は、セラミック
容器1010貫通穴を通り、バンブ電極107を介して
、内部リード110に接続されている。外部端子102
とセラミック容器101との間には、低融点ガラス10
8が充填されている。セラミックキャップ112とセラ
ミック容器101とは低融点ガラス103で封止されて
いる。
着されている。内部リード110は絶縁性樹脂フィルム
lO上に設けられており、ボンディング線104を介し
て半導体索子105の電極に接続されている。半導体素
子105は、ろう材106によりセラミックキャップ1
12に固着されている。外部端子102は、セラミック
容器1010貫通穴を通り、バンブ電極107を介して
、内部リード110に接続されている。外部端子102
とセラミック容器101との間には、低融点ガラス10
8が充填されている。セラミックキャップ112とセラ
ミック容器101とは低融点ガラス103で封止されて
いる。
本発明によると、内部リードは、絶縁性樹脂フィルム上
に設けられるので、セラミック容器を構成するグリーン
シート毎に設ける場合より加工が容易で製造コストの低
減が可能になる。また、外部端子がセラミック容器を貫
通しているので、外部端子を正確な位置に固定し、貫通
穴との空間に低融点ガラスを充填すれば、きわめて高い
精度で配置でき、内部リードの微細化を可能にする。
に設けられるので、セラミック容器を構成するグリーン
シート毎に設ける場合より加工が容易で製造コストの低
減が可能になる。また、外部端子がセラミック容器を貫
通しているので、外部端子を正確な位置に固定し、貫通
穴との空間に低融点ガラスを充填すれば、きわめて高い
精度で配置でき、内部リードの微細化を可能にする。
第2図は本発明の第2の実施例の断面図である。
半導体素子205の電極と内部リード210とは、バン
ブ電極204により電気的に接続されている。第1の実
施例では、半導体素子と内部リードとは、ボンディング
線を介した接続であり、内部リードと外部端子とはバン
ブ電極を介した接続であるため、2工程を要するのに対
し、第2の実施例では、両方ともバンブ電極を介した接
続であるため、同時に加工でき、工程削減が可能となり
、製造コスト低減と工期短縮がはかれるという利点があ
る。
ブ電極204により電気的に接続されている。第1の実
施例では、半導体素子と内部リードとは、ボンディング
線を介した接続であり、内部リードと外部端子とはバン
ブ電極を介した接続であるため、2工程を要するのに対
し、第2の実施例では、両方ともバンブ電極を介した接
続であるため、同時に加工でき、工程削減が可能となり
、製造コスト低減と工期短縮がはかれるという利点があ
る。
以上説明したように本発明は、内部リードパターンを絶
縁性樹脂フィルム上に形成し、内部リードとセラミック
容器を貫通した外部端子とをバンブ電極により接続する
ことにより、製造コストの低減と、内部リードの微細化
を可能にする効果がある。
縁性樹脂フィルム上に形成し、内部リードとセラミック
容器を貫通した外部端子とをバンブ電極により接続する
ことにより、製造コストの低減と、内部リードの微細化
を可能にする効果がある。
第1図及び第2図は本発明の第1及び第2の実施例の断
面図、第3図は従来の半導体装置゛の断面図である。 101・・・・・・セラミック基板、102・・・・・
・外部端子、103・・・・・・低融点ガラス、104
・・・・・・ボンディング線、105・・・・・・半導
体素子、106・・・・・・ろう材、107・・・・・
・バンブ電極、108・・・・・・低融点ガラス、10
9・・・・・・絶縁性樹脂フィルム、110・・・・・
・内部リード、111・・・・・・アルミニウムペース
)、112・・・・・・セラミックキャップ、201・
・・・・・セラミック基板、202・・・・・・外部端
子、203・・・・・・低融点ガラス、204・・・・
・・バンブ電極、205・・・・・・半導体素子、20
6・・・・・・ろう材、207・・・・・・バンブ電極
、208・・・・・・低融点ガラス、209・・・・・
・絶縁性樹脂フィルム、210・・・・・・内部リード
、211・・・・・・アルミニウムペースト、212・
・・・・・セラミックキャップ、301・・・・・・セ
ラミ、り基板、302・・・・・・外部端子、303・
・・・・・低融点ガラス、304・・・・・・ボンディ
ング線、305・・・・・・半導体素子、306・・・
・・・ろう材、307・・・・・・メタライズ配線、3
08・・・・・・内部リード、309・旧・・金属キャ
ップ、310・・・・・・シール材、311・・・・・
・セラミックキャップ。
面図、第3図は従来の半導体装置゛の断面図である。 101・・・・・・セラミック基板、102・・・・・
・外部端子、103・・・・・・低融点ガラス、104
・・・・・・ボンディング線、105・・・・・・半導
体素子、106・・・・・・ろう材、107・・・・・
・バンブ電極、108・・・・・・低融点ガラス、10
9・・・・・・絶縁性樹脂フィルム、110・・・・・
・内部リード、111・・・・・・アルミニウムペース
)、112・・・・・・セラミックキャップ、201・
・・・・・セラミック基板、202・・・・・・外部端
子、203・・・・・・低融点ガラス、204・・・・
・・バンブ電極、205・・・・・・半導体素子、20
6・・・・・・ろう材、207・・・・・・バンブ電極
、208・・・・・・低融点ガラス、209・・・・・
・絶縁性樹脂フィルム、210・・・・・・内部リード
、211・・・・・・アルミニウムペースト、212・
・・・・・セラミックキャップ、301・・・・・・セ
ラミ、り基板、302・・・・・・外部端子、303・
・・・・・低融点ガラス、304・・・・・・ボンディ
ング線、305・・・・・・半導体素子、306・・・
・・・ろう材、307・・・・・・メタライズ配線、3
08・・・・・・内部リード、309・旧・・金属キャ
ップ、310・・・・・・シール材、311・・・・・
・セラミックキャップ。
Claims (1)
- セラミック容器を貫通して設けた複数の外部端子と、絶
縁性樹脂フィルム上にパターンニングされて前記外部端
子のそれぞれと接続された内部リードと、前記セラミッ
ク容器又はセラミックキャップのいずれかに固着されて
前記内部リードと電気的に接続された半導体素子とを有
することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1218966A JPH0382046A (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1218966A JPH0382046A (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0382046A true JPH0382046A (ja) | 1991-04-08 |
Family
ID=16728145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1218966A Pending JPH0382046A (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0382046A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003035566A1 (fr) | 2001-10-25 | 2003-05-01 | Nippon Sheet Glass Co., Ltd. | Panneau de verre et procede de fabrication correspondant |
-
1989
- 1989-08-24 JP JP1218966A patent/JPH0382046A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003035566A1 (fr) | 2001-10-25 | 2003-05-01 | Nippon Sheet Glass Co., Ltd. | Panneau de verre et procede de fabrication correspondant |
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