JPH0381309B2 - - Google Patents
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- JPH0381309B2 JPH0381309B2 JP57106459A JP10645982A JPH0381309B2 JP H0381309 B2 JPH0381309 B2 JP H0381309B2 JP 57106459 A JP57106459 A JP 57106459A JP 10645982 A JP10645982 A JP 10645982A JP H0381309 B2 JPH0381309 B2 JP H0381309B2
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- terminal
- switch
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- transistors
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- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に高電圧の
交流信号を断続するスイツチをバイポーラ半導体
集積回路で構成する場合のスイツチ素子の構造に
関するものである。
交流信号を断続するスイツチをバイポーラ半導体
集積回路で構成する場合のスイツチ素子の構造に
関するものである。
従来、交流スイツチを半導体集積回路で構成す
る場合、スイツチ素子としてダイオード、MOS
トランジスタ、サイリスタ、バイポーラトランジ
スタ等種々の素子が用いられているが、スイツチ
素子として最も簡単で一般的なものはNPNトラ
ンジスタのコレクタ及びエミツタをスイツチの両
端子とし、ベースに一定電流を流し、または流さ
ないことによつてそのトランジスタをスイツチと
してオン、オフさせるものである。この時、
NPNトランジスタの動作はスイツチのエミツタ
側に正電圧が印加されると逆トランジスタとして
働き、エミツタ側に負電圧が印加された場合には
順トランジスタの働きをする。
る場合、スイツチ素子としてダイオード、MOS
トランジスタ、サイリスタ、バイポーラトランジ
スタ等種々の素子が用いられているが、スイツチ
素子として最も簡単で一般的なものはNPNトラ
ンジスタのコレクタ及びエミツタをスイツチの両
端子とし、ベースに一定電流を流し、または流さ
ないことによつてそのトランジスタをスイツチと
してオン、オフさせるものである。この時、
NPNトランジスタの動作はスイツチのエミツタ
側に正電圧が印加されると逆トランジスタとして
働き、エミツタ側に負電圧が印加された場合には
順トランジスタの働きをする。
従来のスイツチ素子としてバイポーラトランジ
スタを用いた場合の問題点はトランジスタを逆ト
ランジスタとして働かせることによつて生じる。
すなわち、一般的な拡散ベース型のNPNトラン
ジスタのエミツターベース耐圧は10V以下であ
り、スイツチオフ時のスイツチ両端電圧はこれを
越えることができない。スイツチオフ時の耐圧を
上げるためには、エミツターベース耐圧が高い特
別なベース不純物濃度プロフアイルを有するトラ
ンジスタを使用しなければならない。
スタを用いた場合の問題点はトランジスタを逆ト
ランジスタとして働かせることによつて生じる。
すなわち、一般的な拡散ベース型のNPNトラン
ジスタのエミツターベース耐圧は10V以下であ
り、スイツチオフ時のスイツチ両端電圧はこれを
越えることができない。スイツチオフ時の耐圧を
上げるためには、エミツターベース耐圧が高い特
別なベース不純物濃度プロフアイルを有するトラ
ンジスタを使用しなければならない。
本発明の目的は、通常の拡散ベース型トランジ
スタを用いてスイツチオフ時の耐圧の高い交流ス
イツチ装置を提供するものである。
スタを用いてスイツチオフ時の耐圧の高い交流ス
イツチ装置を提供するものである。
本発明による半導体交流スイツチ装置は、交流
電圧が印加される第１の端子と、基準電圧が印加
される第２の端子と、前記第１の端子に接続され
たエミツタを有する第１のトランジスタと、前記
第２の端子に接続されたエミツタおよび前記第１
のトランジスタのコレクタに接続されたコレクタ
を有する第２のトランジスタと、前記第１および
第２のトランジスタのベースに接続され、前記制
御信号が供給されたときは前記第１および第２の
トランジスタの両方にベース電流を供給してこれ
らを導通状態とし前記制御信号が供給されないと
きは前記第１および第２のトラジスタのいずれに
もベース電流を供給しないでこれらを遮断状態と
する駆動回路とを備え、前記第１および第２のト
ランジスタは一つの半導体領域を共通のコレクタ
領域として有し、前記半導体領域の底部には同一
導電型で高不純物濃度の埋込領域が設けられ、前
記半導体領域には前記第１および第２のトラジス
タの各々のベースおよびエミツタ領域が形成され
ていることを特徴とする。
電圧が印加される第１の端子と、基準電圧が印加
される第２の端子と、前記第１の端子に接続され
たエミツタを有する第１のトランジスタと、前記
第２の端子に接続されたエミツタおよび前記第１
のトランジスタのコレクタに接続されたコレクタ
を有する第２のトランジスタと、前記第１および
第２のトランジスタのベースに接続され、前記制
御信号が供給されたときは前記第１および第２の
トランジスタの両方にベース電流を供給してこれ
らを導通状態とし前記制御信号が供給されないと
きは前記第１および第２のトラジスタのいずれに
もベース電流を供給しないでこれらを遮断状態と
する駆動回路とを備え、前記第１および第２のト
ランジスタは一つの半導体領域を共通のコレクタ
領域として有し、前記半導体領域の底部には同一
導電型で高不純物濃度の埋込領域が設けられ、前
記半導体領域には前記第１および第２のトラジス
タの各々のベースおよびエミツタ領域が形成され
ていることを特徴とする。
本発明の特徴は、一方のスイツチ端子である第
１のエミツタから第１のベースに注入された小数
キヤリア電流が、第１のトランジスタ動作によつ
て埋込領域よりなる共通コレクタ電極に達してこ
のコレクタ電極にそつて流れた後、第２のトラン
ジスタ動作によつて第２のベースに注入され他方
のスイツチ端子である第２のエミツタに流れ出
る。逆に、第２のエミツタから注入されると、第
１のエミツタに流れ出る。このため、スイツチ電
流を埋込領域よりなるコレクタ電極からオーミツ
ク性の取り出し領域をへて基板表面に取り出す必
要がない。更に、スイツチオン時には、第１のト
ランジスタ動作及び第２のトランジスタ動作を十
分飽和させて行なうことによつてコレクタ電極取
り出しによる直列抵抗の影響がなく、シリーズ抵
抗が低い。次に、スイツチオフ時には第１のベー
ス、第２のベースに電流を流さないことによつて
第１、第２のトランジスタを共に遮断し、高い交
流電圧の印加に対しても、１方のトランジスタの
コレクタ・エミツタ間逆耐圧によつてオフするこ
とができる。
１のエミツタから第１のベースに注入された小数
キヤリア電流が、第１のトランジスタ動作によつ
て埋込領域よりなる共通コレクタ電極に達してこ
のコレクタ電極にそつて流れた後、第２のトラン
ジスタ動作によつて第２のベースに注入され他方
のスイツチ端子である第２のエミツタに流れ出
る。逆に、第２のエミツタから注入されると、第
１のエミツタに流れ出る。このため、スイツチ電
流を埋込領域よりなるコレクタ電極からオーミツ
ク性の取り出し領域をへて基板表面に取り出す必
要がない。更に、スイツチオン時には、第１のト
ランジスタ動作及び第２のトランジスタ動作を十
分飽和させて行なうことによつてコレクタ電極取
り出しによる直列抵抗の影響がなく、シリーズ抵
抗が低い。次に、スイツチオフ時には第１のベー
ス、第２のベースに電流を流さないことによつて
第１、第２のトランジスタを共に遮断し、高い交
流電圧の印加に対しても、１方のトランジスタの
コレクタ・エミツタ間逆耐圧によつてオフするこ
とができる。
次に図面を用いて本発明をより詳細に説明す
る。
る。
第１図を参照して本発明の一実施例について述
べる。第１図で示された半導体スイツチ素子２２
は、底部に高不純物濃度のＮ型埋込領域２を設け
Ｐ型基板１および絶縁領域１′により分離された
Ｎ型島状領域３の表面に第１のベース領域５及び
これと隣接して第２のベース領域１０を設け、そ
れぞれのベース領域内に第１のエミツタ領域６と
第２のエミツタ領域１１を設けている。第１のベ
ース５、第２のベース１０、第１のエミツタ９お
よび第２のエミツタ１１はそれぞれ第１のドライ
ブ端子８、第２のドライブ端子１２、第１のスイ
ツチ端子９および第２のスイツチ端子１３に引き
出されている。
べる。第１図で示された半導体スイツチ素子２２
は、底部に高不純物濃度のＮ型埋込領域２を設け
Ｐ型基板１および絶縁領域１′により分離された
Ｎ型島状領域３の表面に第１のベース領域５及び
これと隣接して第２のベース領域１０を設け、そ
れぞれのベース領域内に第１のエミツタ領域６と
第２のエミツタ領域１１を設けている。第１のベ
ース５、第２のベース１０、第１のエミツタ９お
よび第２のエミツタ１１はそれぞれ第１のドライ
ブ端子８、第２のドライブ端子１２、第１のスイ
ツチ端子９および第２のスイツチ端子１３に引き
出されている。
第１図に示した本発明の一実施例によるスイツ
チ素子２２は、第２図に示すように、コレクタが
共通となる二つのNPNトランジスタで構成され
る。また、同じ半導体基板１に形成されたドライ
ブ回路２３にスイツチ素子２２の第１、第２のド
ライブ端子８，１２が接続され、ドライブ回路の
入力２４をコントロールすることによつてドライ
ブ端子８，１２の電流を流したりあるいは遮断し
たりして制御し、スイツチ端子９，１３間に流れ
る交流信号をオン、オフする。
チ素子２２は、第２図に示すように、コレクタが
共通となる二つのNPNトランジスタで構成され
る。また、同じ半導体基板１に形成されたドライ
ブ回路２３にスイツチ素子２２の第１、第２のド
ライブ端子８，１２が接続され、ドライブ回路の
入力２４をコントロールすることによつてドライ
ブ端子８，１２の電流を流したりあるいは遮断し
たりして制御し、スイツチ端子９，１３間に流れ
る交流信号をオン、オフする。
第１の実施例の動作は、スイツチ端子９に正電
圧が印加される場合には、第１のエミツタ６、第
１のベース５およびコレクタ電極２で構成される
第１のトランジスタは逆トランジスタとして動作
し、第２のエミツタ１１、第２のベース１０およ
びコレクタ電極２でなる第２のトランジスタは順
トランジスタ動作を行なう。またスイツチ端子９
に負電圧が印加された場合には、順、逆が反転し
たトランジスタ動作を行なう。これにより、スイ
ツチオフ時のスイツチ電圧は両トランジスタのう
ち、順動作を行なうトランジスタのコレクタ・エ
ミツタ間耐圧によつて定まるため高耐圧の交流ス
イツチ半導体集積回路を得ることができる。
圧が印加される場合には、第１のエミツタ６、第
１のベース５およびコレクタ電極２で構成される
第１のトランジスタは逆トランジスタとして動作
し、第２のエミツタ１１、第２のベース１０およ
びコレクタ電極２でなる第２のトランジスタは順
トランジスタ動作を行なう。またスイツチ端子９
に負電圧が印加された場合には、順、逆が反転し
たトランジスタ動作を行なう。これにより、スイ
ツチオフ時のスイツチ電圧は両トランジスタのう
ち、順動作を行なうトランジスタのコレクタ・エ
ミツタ間耐圧によつて定まるため高耐圧の交流ス
イツチ半導体集積回路を得ることができる。
第３図を参照して第２の実施例について説明す
る。第２の実施例は、第１の実施例とほぼ同様の
構造をしているが第１のベース５と第２のベース
１０を高不純物濃度のＮ型領域１４によつて取り
かこんでいる点で異なつている。この構造によれ
ば、スイツチオン時の各トランジスタのベースか
らコレクタに注入されるホールがＰ型半導体基板
１に流れ込みにくくなるため、余分なベース電流
を減少でき、特に逆トランジスタとして動作する
トランジスタにおいて、ベース電流の有効部分が
増加することによつて、スイツチオン時のスイツ
チ両端電圧を小さくできる。更に、高不純物濃度
のＮ型領域１４によつてスイツチオフ時に特に負
電圧が印加された場合、Ｎ型島状領域３の表面が
Ｐ型に反転してベースからＰ型半導体基板１にチ
ヤンネル電流が流れることを防ぐ効果も有する。
る。第２の実施例は、第１の実施例とほぼ同様の
構造をしているが第１のベース５と第２のベース
１０を高不純物濃度のＮ型領域１４によつて取り
かこんでいる点で異なつている。この構造によれ
ば、スイツチオン時の各トランジスタのベースか
らコレクタに注入されるホールがＰ型半導体基板
１に流れ込みにくくなるため、余分なベース電流
を減少でき、特に逆トランジスタとして動作する
トランジスタにおいて、ベース電流の有効部分が
増加することによつて、スイツチオン時のスイツ
チ両端電圧を小さくできる。更に、高不純物濃度
のＮ型領域１４によつてスイツチオフ時に特に負
電圧が印加された場合、Ｎ型島状領域３の表面が
Ｐ型に反転してベースからＰ型半導体基板１にチ
ヤンネル電流が流れることを防ぐ効果も有する。
なお第２図の交流スイツチ半導体集積回路にお
いて共通コレクタ領域の電位は第２のトランジス
タの逆動作における飽和電圧まで負方向に低下す
るが、一般にPN接合の順方向電圧よりも大きさ
が十分小さいため、Ｐ型半導体基板１に対してＮ
型島状領域２は電気的に分離されている。
いて共通コレクタ領域の電位は第２のトランジス
タの逆動作における飽和電圧まで負方向に低下す
るが、一般にPN接合の順方向電圧よりも大きさ
が十分小さいため、Ｐ型半導体基板１に対してＮ
型島状領域２は電気的に分離されている。
以上に説明したように、本発明によればオン抵
抗が小さく、オフ時の最大印電圧の高い高耐圧の
交流スイツチ半導体素子が得られる。
抗が小さく、オフ時の最大印電圧の高い高耐圧の
交流スイツチ半導体素子が得られる。
第１図は本発明の第１の実施例である交流スイ
ツチ半導体素子の断面図、第２図は本発明の交流
スイツチ半導体素子を用いた半導体集積回路のブ
ロツク図、第３図は本発明の第２の実施例である
交流スイツチ半導体素子の断面図である。 １……Ｐ型半導体基板、２……高不純物濃度Ｎ
型埋込領域、３……Ｎ型島状領域、５……第１の
ベース、６……第１のエミツタ、８……第１のド
ライブ端子、９……第１のスイツチ端子、１０…
…第２のベース、１１……第２のエミツタ、１２
……第２のドライブ端子、１３……第２のスイツ
チ端子、２２……交流スイツチ半導体素子、２３
……ドライブ回路、２４……入力端子。
ツチ半導体素子の断面図、第２図は本発明の交流
スイツチ半導体素子を用いた半導体集積回路のブ
ロツク図、第３図は本発明の第２の実施例である
交流スイツチ半導体素子の断面図である。 １……Ｐ型半導体基板、２……高不純物濃度Ｎ
型埋込領域、３……Ｎ型島状領域、５……第１の
ベース、６……第１のエミツタ、８……第１のド
ライブ端子、９……第１のスイツチ端子、１０…
…第２のベース、１１……第２のエミツタ、１２
……第２のドライブ端子、１３……第２のスイツ
チ端子、２２……交流スイツチ半導体素子、２３
……ドライブ回路、２４……入力端子。
Claims (1)
- １ 交流電圧が印加される第１の端子および基準
電圧が印加される第２の端子を有し、制御信号が
供給されたときは前記第１の端子を前記第２の端
子に電気的に接続し前記制御信号が供給されない
ときは前記第１の端子を前記第２の端子から切り
離す半導体交流スイツチ装置であつて、前記第１
の端子に接続されたエミツタを有する第１のトラ
ンジスタと、前記第２の端子に接続されたエミツ
タおよび前記第１のトランジスタのコレクタに接
続されたコレクタを有する第２のトランジスタ
と、前記第１および第２のトランジスタのベース
に接続され、前記制御信号が供給されたときは前
記第１および第２のトランジスタの両方にベース
電流を供給してこれらを導通状態とし前記制御信
号が供給されないときは前記第１および第２のト
ランジスタのいずれにもベース電流を供給しない
でこれらを遮断状態とする駆動回路とを備え、前
記第１および第２のトランジスタは一つの半導体
領域を共通のコレクタ領域として有し、前記半導
体領域の底部には同一導電型で高不純物濃度の埋
込領域が設けられ、前記半導体領域に前記第１お
よび第２のトランジスタの各々のベースおよびエ
ミツタ領域が形成されている半導体スイツチ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106459A JPS58223364A (ja) | 1982-06-21 | 1982-06-21 | 半導体スイツチ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106459A JPS58223364A (ja) | 1982-06-21 | 1982-06-21 | 半導体スイツチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223364A JPS58223364A (ja) | 1983-12-24 |
| JPH0381309B2 true JPH0381309B2 (ja) | 1991-12-27 |
Family
ID=14434166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106459A Granted JPS58223364A (ja) | 1982-06-21 | 1982-06-21 | 半導体スイツチ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223364A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6858413B2 (ja) * | 2016-03-15 | 2021-04-14 | アイディール パワー インコーポレイテッド | 偶発的なターンオンを防止する受動素子を備える二重ベース接続バイポーラトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198986A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS5558546A (en) * | 1978-10-24 | 1980-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor logic circuit device |
-
1982
- 1982-06-21 JP JP57106459A patent/JPS58223364A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198986A (ja) * | 1975-02-26 | 1976-08-31 | ||
| JPS5558546A (en) * | 1978-10-24 | 1980-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor logic circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58223364A (ja) | 1983-12-24 |
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