JPH0381234B2 - - Google Patents
Info
- Publication number
- JPH0381234B2 JPH0381234B2 JP60282663A JP28266385A JPH0381234B2 JP H0381234 B2 JPH0381234 B2 JP H0381234B2 JP 60282663 A JP60282663 A JP 60282663A JP 28266385 A JP28266385 A JP 28266385A JP H0381234 B2 JPH0381234 B2 JP H0381234B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- terminal
- circuit
- clock
- chip selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Description
【発明の詳細な説明】
本発明は、半導体記憶素子に関する。
従来、ダイナミツク半導体記憶素子において、
リフレツシユ機能を有するものは第１図に示すよ
うに、仮に1，2になる２つのチツプ選択端
子とＲ／なるリード，ライトを制御するリー
ド・ライト制御端子を持つものを例とすれば、
CE1をハイレベルとすることによりチツプ内部が
初期化された後、リフレツシユ端子より入力され
るロウレベル信号で内蔵されたリフレツシユ制御
回路６とリフレツシユアドレス発生回路５とアド
レスセレクタ４が活性化され外部アドレス信号を
切り離し、前記リフレツシユアドレス発生回路５
の出力とアドレスデコーダ７を接続することによ
り通常のCE1クロツクのみによるリフレツシユと
同じ動作が行なわれる。しかしながら上記のよう
にリフレツシユ端子よりリフレツシユ信号を入力
しリフレツシユを行なうという方法では新たにリ
フレツシユのためのみに専用の端子を設けること
が必要となる。標準ICメモリにおける端子数が
一般に16ピンDIP以上でかつ偶数ピンであること
から、リフレツシユ端子を1pin付加したことによ
り総端子数が２ピン分増加することがある。例え
ば現在の内部リフレツシユ機能を有する16ピン
DIP形64Kワード×１ビツトのダイナミツク記憶
素子はリフレツシユのためにのみ１本の端子を用
い16ピンDIP形としているが現状の64Kダイナミ
ツク記憶素子と同一方式で256Kワード×１ビツ
トの記憶素子が実現された場合16ピンDIP形では
リフレツシユ端子を付加することはできない。こ
のため、，の２つのクロツクを用いた
メモリにおいて、を活性化した後にを
活性化することによつてリフレツシユ動作を行な
うことが提案されている。すなわちメモリにおけ
る２つの基本信号，を通常と逆の順序
で活性化することによつてリフレツシユを行なう
ものである。は行系およびセンスアンプを
活性化する信号であり、はセンスアンプ以
降の列選択から入出力回路に至る部分を制御する
信号であり、これら２つの信号は外部からは独立
して与えられるものの、系の内部タイミン
グはのみでなく、にも依存した順序信
号として発生されるものである。すなわち
系の内部信号はのみによつて制御されます
が、系の内部信号はおよびの双方
に依存して制御される。従つて，によ
る内部信号の発生回路は順序理論を含む複雑な回
路となつてしまう。このような順序的に活性化さ
れる，を逆の順で活性化するモードを
有しているため、単にこのモードの検出回路のみ
ならず、上述の如き本来メモリに存在する内部タ
イミング信号発生回値の順序論理がさらに複雑化
することとなつてしまう。
リフレツシユ機能を有するものは第１図に示すよ
うに、仮に1，2になる２つのチツプ選択端
子とＲ／なるリード，ライトを制御するリー
ド・ライト制御端子を持つものを例とすれば、
CE1をハイレベルとすることによりチツプ内部が
初期化された後、リフレツシユ端子より入力され
るロウレベル信号で内蔵されたリフレツシユ制御
回路６とリフレツシユアドレス発生回路５とアド
レスセレクタ４が活性化され外部アドレス信号を
切り離し、前記リフレツシユアドレス発生回路５
の出力とアドレスデコーダ７を接続することによ
り通常のCE1クロツクのみによるリフレツシユと
同じ動作が行なわれる。しかしながら上記のよう
にリフレツシユ端子よりリフレツシユ信号を入力
しリフレツシユを行なうという方法では新たにリ
フレツシユのためのみに専用の端子を設けること
が必要となる。標準ICメモリにおける端子数が
一般に16ピンDIP以上でかつ偶数ピンであること
から、リフレツシユ端子を1pin付加したことによ
り総端子数が２ピン分増加することがある。例え
ば現在の内部リフレツシユ機能を有する16ピン
DIP形64Kワード×１ビツトのダイナミツク記憶
素子はリフレツシユのためにのみ１本の端子を用
い16ピンDIP形としているが現状の64Kダイナミ
ツク記憶素子と同一方式で256Kワード×１ビツ
トの記憶素子が実現された場合16ピンDIP形では
リフレツシユ端子を付加することはできない。こ
のため、，の２つのクロツクを用いた
メモリにおいて、を活性化した後にを
活性化することによつてリフレツシユ動作を行な
うことが提案されている。すなわちメモリにおけ
る２つの基本信号，を通常と逆の順序
で活性化することによつてリフレツシユを行なう
ものである。は行系およびセンスアンプを
活性化する信号であり、はセンスアンプ以
降の列選択から入出力回路に至る部分を制御する
信号であり、これら２つの信号は外部からは独立
して与えられるものの、系の内部タイミン
グはのみでなく、にも依存した順序信
号として発生されるものである。すなわち
系の内部信号はのみによつて制御されます
が、系の内部信号はおよびの双方
に依存して制御される。従つて，によ
る内部信号の発生回路は順序理論を含む複雑な回
路となつてしまう。このような順序的に活性化さ
れる，を逆の順で活性化するモードを
有しているため、単にこのモードの検出回路のみ
ならず、上述の如き本来メモリに存在する内部タ
イミング信号発生回値の順序論理がさらに複雑化
することとなつてしまう。
本発明の目的は、新たにリフレツシユ専用端子
を設けることなくかつリフレツシユが外部よりリ
フレツシユアドレスを入力することなく行なえる
半導体記憶素子を提供することにある。
を設けることなくかつリフレツシユが外部よりリ
フレツシユアドレスを入力することなく行なえる
半導体記憶素子を提供することにある。
本発明によれば、チツプ選択端子を非活性化し
た状態でリード・ライトコントロール信号により
リフレツシユを行う半導体記憶素子を得る。
た状態でリード・ライトコントロール信号により
リフレツシユを行う半導体記憶素子を得る。
本願発明はメモリが非選択である時にリード又
はライト制御を行なうことによつてリフレツシユ
動作を行なうものである。リード／ライトの制御
端子はチツプ選択信号とは内部に独立しており、
チツプ選択信号によつて発生された内部信号は固
定順序であり、リード・ライト制御信号は入力回
路を活性化するか、出力回路を活性化するかを上
記内部信号を同期の上制御するのみである。よつ
て本願発明によれば、チツプ内部の順序信号を操
作に悩まされることなく、チツプ非活性時のリー
ド／ライト制御信号を操作するため、このモード
の検出回路を簡単に構成でき、かつ本来の内部制
御信号発生回路のさらなる複雑化を防止すること
ができる。勿論基本クロツクであるチツプ選択信
号を操作しないということはこのメモリを利用す
るシステム側においても信号操作の複雑化を防止
できるというメリツトも有している。
はライト制御を行なうことによつてリフレツシユ
動作を行なうものである。リード／ライトの制御
端子はチツプ選択信号とは内部に独立しており、
チツプ選択信号によつて発生された内部信号は固
定順序であり、リード・ライト制御信号は入力回
路を活性化するか、出力回路を活性化するかを上
記内部信号を同期の上制御するのみである。よつ
て本願発明によれば、チツプ内部の順序信号を操
作に悩まされることなく、チツプ非活性時のリー
ド／ライト制御信号を操作するため、このモード
の検出回路を簡単に構成でき、かつ本来の内部制
御信号発生回路のさらなる複雑化を防止すること
ができる。勿論基本クロツクであるチツプ選択信
号を操作しないということはこのメモリを利用す
るシステム側においても信号操作の複雑化を防止
できるというメリツトも有している。
以下、本発明を第２図を参照しながら詳細に説
明する。本発明の一実施例として、1 2なる
少なくともチツプ選択機能を持つ端子とＲ／な
るリード・ライト制御端子をもつ半導体記憶素子
を考えることとする。ここでチツプ選択端子1
はチツプを活性化する主クロツクであり、かつ行
アドレスをラツチする。又チツプ選択端子2は
入出力回路を活性化する２次クロツクであり、か
つ、列アドレスのラツチを行なう。1，2は
低レベルが活性レベルであり、高レベルが非活性
レベルであり、端子Ｒ／は低レベルが活性レベ
ルであり、ライトモードの指定を行なつている。
アドレスセレクタ（Ａ・Ｓ）、リフレツシユアド
レス発生回路（Ａ・Ｇ）、リフレツシユ制御回路
（RF.CONT）、チツプ選択タイミング発生回路
（CE1，CE2）は第１図の従来例に示されたものと
本質的に同一のものである。
明する。本発明の一実施例として、1 2なる
少なくともチツプ選択機能を持つ端子とＲ／な
るリード・ライト制御端子をもつ半導体記憶素子
を考えることとする。ここでチツプ選択端子1
はチツプを活性化する主クロツクであり、かつ行
アドレスをラツチする。又チツプ選択端子2は
入出力回路を活性化する２次クロツクであり、か
つ、列アドレスのラツチを行なう。1，2は
低レベルが活性レベルであり、高レベルが非活性
レベルであり、端子Ｒ／は低レベルが活性レベ
ルであり、ライトモードの指定を行なつている。
アドレスセレクタ（Ａ・Ｓ）、リフレツシユアド
レス発生回路（Ａ・Ｇ）、リフレツシユ制御回路
（RF.CONT）、チツプ選択タイミング発生回路
（CE1，CE2）は第１図の従来例に示されたものと
本質的に同一のものである。
リフレツシユ動作は、チツプ選択端子1と
CE2がハイレベルであり、この時リード・ライト
制御端子Ｒ／がロウレベルであれば、これら３
つの信号により前記リフレツシユ動作選択回路１
０が活性化され、このリフレツシユ動作選択回路
１０より出力されるリフレツシユ動作信号により
リフレツシユ制御回路６が活性化され、同時に外
部アドレス入力端子を切りはなし、前記リフレツ
シユアドレス発生回路５からの出力を前記リフレ
ツシユアドレスセレクタ４により切り換え、列ア
ドレスデコーダに力し、リフレツシユを行なう。
さらに通常のメモリシステムにおいては、本発明
では、端子1，2およびＲ／の論理でリフ
レツシユが行なわれるため、元来メモリに存在す
る内部タイミング信号発生回路の順序論理がさら
に複雑化することなく、さらに順序信号の変更を
要せず非活性時のリード／ライト制御信号のみで
リフレツシユを行なうことができるため、CPU
の負担を軽くし、インストラクシヨン時のリード
又はライト信号のみでリフレツシユを可能とし、
高効率のシステムを構築できる。
CE2がハイレベルであり、この時リード・ライト
制御端子Ｒ／がロウレベルであれば、これら３
つの信号により前記リフレツシユ動作選択回路１
０が活性化され、このリフレツシユ動作選択回路
１０より出力されるリフレツシユ動作信号により
リフレツシユ制御回路６が活性化され、同時に外
部アドレス入力端子を切りはなし、前記リフレツ
シユアドレス発生回路５からの出力を前記リフレ
ツシユアドレスセレクタ４により切り換え、列ア
ドレスデコーダに力し、リフレツシユを行なう。
さらに通常のメモリシステムにおいては、本発明
では、端子1，2およびＲ／の論理でリフ
レツシユが行なわれるため、元来メモリに存在す
る内部タイミング信号発生回路の順序論理がさら
に複雑化することなく、さらに順序信号の変更を
要せず非活性時のリード／ライト制御信号のみで
リフレツシユを行なうことができるため、CPU
の負担を軽くし、インストラクシヨン時のリード
又はライト信号のみでリフレツシユを可能とし、
高効率のシステムを構築できる。
以上のように本発明は端子数の増加を伴わずに
チツプ選択端子2とリード・ライト制御端子
Ｒ／のみを用いることによりリフレツシユを行
なうことができるダイナミツク半導体記憶素子を
実現できる。
チツプ選択端子2とリード・ライト制御端子
Ｒ／のみを用いることによりリフレツシユを行
なうことができるダイナミツク半導体記憶素子を
実現できる。
第１図は従来のリフレツシユ端子を用いた半導
体記憶素子のブロツク図、第２図は本発明の一実
施例を示すブロツク図である。 １…チツプ選択タイミング発生回路（CE1）、
２…チツプ選択タイミング発生回路（CE2）、３
…リード，ライト制御タイミング発生回路（Ｒ／
Ｗ）、４…アドレスセレクタ（Ａ・Ｓ）、５…リフ
レツシユアドレス発生回路（Ａ・Ｇ）、６…リフ
レツシユ制御回路（RF・conT）、７…アドレス
デコーダ（Ａ・Ｄ）、８…メモリセルとセンスア
ンプ（MC＆SA）、９…データ入出力回路（DI／
Ｏ）、１０…リフレツシユ動作選択回路（RF・
Ｓ）。
体記憶素子のブロツク図、第２図は本発明の一実
施例を示すブロツク図である。 １…チツプ選択タイミング発生回路（CE1）、
２…チツプ選択タイミング発生回路（CE2）、３
…リード，ライト制御タイミング発生回路（Ｒ／
Ｗ）、４…アドレスセレクタ（Ａ・Ｓ）、５…リフ
レツシユアドレス発生回路（Ａ・Ｇ）、６…リフ
レツシユ制御回路（RF・conT）、７…アドレス
デコーダ（Ａ・Ｄ）、８…メモリセルとセンスア
ンプ（MC＆SA）、９…データ入出力回路（DI／
Ｏ）、１０…リフレツシユ動作選択回路（RF・
Ｓ）。
Claims (1)
- １ チツプ選択機能をもつ第１のクロツクを受け
る第１の端子と、入出力回路を活性化する第２の
クロツクを受ける第２の端子とリードあるいはラ
イトの機能を制御する制御信号を受ける制御端子
と、ダイナミツク記憶素子と、前記チツプ選択機
能を持つ端子と前記制御端子に入力された信号を
合成するリフレツシユ動作選択回路と、前記リフ
レツシユ動作選択回路より出力されたリフレツシ
ユ動作信号により活性化される内蔵リフレツシユ
制御回路と前記リフレツシユ制御回路により制御
されるリフレツシユアドレス発生回路とリフレツ
シユアドレスセレクタとを含むリフレツシユ回路
とをもち、前記チツプ選択機能を持つ第１のクロ
ツクが非活性でかつ前記第２のクロツクを非活性
状態として、前記制御信号を活性化することによ
りリフレツシユを行なうことを特徴とする半導体
記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282663A JPS61142595A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282663A JPS61142595A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142595A JPS61142595A (ja) | 1986-06-30 |
| JPH0381234B2 true JPH0381234B2 (ja) | 1991-12-27 |
Family
ID=17655437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282663A Granted JPS61142595A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142595A (ja) |
-
1985
- 1985-12-16 JP JP60282663A patent/JPS61142595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61142595A (ja) | 1986-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276642A (en) | Method for performing a split read/write operation in a dynamic random access memory | |
| US7149824B2 (en) | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction | |
| KR100393860B1 (ko) | 랜덤액세스메모리 | |
| US5251178A (en) | Low-power integrated circuit memory | |
| JPS6336080B2 (ja) | ||
| JPS5942396B2 (ja) | 半導体メモリ装置 | |
| US5307314A (en) | Split read/write dynamic random access memory | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
| JPH10161868A (ja) | マクロ命令機能を有する同期式半導体メモリ装置とマクロ命令の格納及び実行方法 | |
| JPH0315278B2 (ja) | ||
| JPH10134569A (ja) | 同期型ダイナミック・ランダム・アクセス・メモリ | |
| JPH0381234B2 (ja) | ||
| JPH033200A (ja) | 半導体記憶装置 | |
| US5327387A (en) | Dynamic random access memory having an improved operational stability | |
| JPH1092175A (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JP2882334B2 (ja) | ダイナミックランダムアクセスメモリ | |
| JPH0217871B2 (ja) | ||
| JPH05217366A (ja) | ダイナミック型半導体メモリ | |
| JPH05166391A (ja) | メモリ装置 | |
| JPH0514359B2 (ja) | ||
| JPS5931154B2 (ja) | 半導体記憶装置 | |
| JPH09213071A (ja) | 半導体記憶装置 | |
| JPS63155495A (ja) | 擬似スタテイツクメモリ装置 | |
| JPS6182588A (ja) | 半導体記憶装置 |