JPH037823Y2

JPH037823Y2 -

Info

Publication number: JPH037823Y2
Application number: JP19077085U
Authority: JP
Priority date: 1985-12-10
Filing date: 1985-12-10
Publication date: 1991-02-26
Also published as: JPS62115184U

Description

【考案の詳細な説明】

（産業上の利用分野）この考案はレーダ装置に係り、特にレーダエコ
ーの書込及び読出装置に関する。（従来の技術）近年のレーダは探知信号の加工処理上、又静止
画像を得る目的でレーダエコーを一旦メモリに書
込む、所謂メモリ式が多い。その１つとして上記メモリを２個並列に設け、
これにレーダエコーを送信毎に交互に書込ますも
のがある（特公昭60−29907号）。遠距離レンジで
の表示時間をかせぐことを目的とするものであ
る。他方、メモリの有効利用の点から、探知レンジ
毎にレーダエコーのサンプリング速度を対応させ
てどのレンジでもサンプリング個数が等しくなる
ような方式のものもあるが、これによれば近距離
レンジではサンプリング速度が著しく高速となり
メモリ等の素子が充分に応答しなくなる。このため、上述の如きメモリの並列回路を構成
し、サンプリング毎に逐一切換えて交互に書込む
ようになされたレーダも実際に使用されている。（考案が解決しようとする問題点）しかしながら、この場合の複数のメモリ、各メ
モリのための番地指定手段及びこれらに付随する
回路が必要となることを考慮すれば、回路的に複
雑となる。（問題点を解決するための手段）この考案は連続する２〜数回の送信に対するレ
ーダエコーがほとんど同じてあるというレーダ技
術の経験則に鑑みてなされたもので、１のメモリ
と書込読出のための番地指定手段及び送信毎に書
込番地を例えば１だけ変更すると共にサンプリン
グタイミングを半位相ずらす手段とから構成され
るものである。（作用）この考案によれば、例えば一般にｉ回（ｉ＝２
〜数回）あつては送信毎にメモリの飛び飛びのｉ
番地おきにレーダエコーが書込まれ、且つｉ回の
送信に基づいて順次ずらした番地に書込を引き続
き行うことでメモリへの書込が達成され、しかも
回路構成も比較的簡単となる。（実施例）第１図はこの考案に係るレーダエコーの書込読
出回路の一例を示す回路図、第２図はその波形図
である。第３図はこの考案に係るレーダの全体構成の一
例を示す回路図である。さて、第３図において、３０はレーダアンテナ
部で送信トリガ発生回路３１からの送信トリガに
より電波パルスが送波される。この送信トリガは
クロツクパルス発生回路３２を分周回路３３で分
周した後、後述の遅延を施こされて略定周期のパ
ルスに形成される。送信トリガに基づく物標からのレーダエコーは
増幅検波回路３４、Ａ−Ｄ変換回路３５を経てメ
モリ３６に書込まれる。メモリ３６はレーダエコ
ー１掃引分の容量を有するものである。このメモ
リ３６への書込、更に読出は書込読出回路３７、
すなわち第１図を用いて後述するようにしてなさ
れる。読出されたレーダエコーは例えば１表示画
面分の容量を有する画像メモリ３８に一旦蓄えら
れた後表示器３９に表示される。画像メモリ３８
への書込、読出は一般のカウンタ回路から構成さ
れる書込読出番地指定手段４０で、及び表示は走
査手段４１で行われる。次に、この考案の主要部である書込読出回路３
７について第１図及び第２図を用いて説明する。
この実施例は前述のｉが２の場合に係るものであ
る。第１図において３５はレーダエコーをサンプリ
ングするためのＡ−Ｄ変換回路、３６は１掃引分
の容量を有するメモリである。１は送信トリガの元になる分周回路３３（第３
図）からのパルスａ（周期Ｔ、第２図参照）が送
入されるフリツプフロツプ（以下、FFという）、
２はFF１のレベルに応じて、すなわちパルスａ
が送入される毎に交互に切換わるスイツチ、３は
クロツクパルスＣ（周期ｔ）の半周期分ｔ／２の
遅延量を有するCR等のアナログ素子から成る遅
延回路である。スイツチ２を通過したパルスｂは
送信トリガのキーパルスとして送信トリガ発生回
路３１へ送入される。従つて、パルスｂは１回お
きにｔ／２遅延される。４はその１入力端には書込のためのパルスが、
他入力端には読出のためのパルスが送入される
OR回路である。メモリ３６の容量を便宜上2nと
するとき、上記書込、読出用パルスは各々第２図
ｃに示されるように書込期間T_Wにｎ個、読出期
間T_Rに2n個（T_W＜T_R）送出される。これら両パ
ルスの生成については第４図にその一例を示す。
第４図において、４２，４３はスイツチ、４４，
４５はｎ進及び2n進カウンタ、４６は読出用パ
ルスを発生するクロツクパルス発生回路、４７は
フリツプフロツプ（以下、FFという）である。
先ず、クロツクパルス発生回路３２からの書込用
パルスがスイツチ４２を経てOR回路４へ導かれ
る。ｎ進カウンタ４４は書込用パルスを計数し、
該計数値がｎに達すると一致パルスを発生してス
イツチ４２を遮断する。同時にスイツチ４３が図
示と反対側に切換えてクロツクパルス発生回路４
６からの読出用パルスを通過させてOR回路４に
導く。2n進カウンタ４５はこの読出用パルスを
計数し、該計数値が2nに達すると一致パルスを
発生してスイツチ４３が遮断すると共に再びスイ
ツチ４２を導通させ、上述の動作を繰り返す。こ
のようにして、送信と同期して先ず書込用パルス
がｎ個生成され、引き続いて読出用パルスが2n
個生成される。なお、FF４７はｎ進、2n進カウ
ンタ４４，４５から発生される両一致パルスに基
づいて、例えばＨレベルを書込期間T_Wと、Ｌレ
ベルを読出期間T_Rとするレベル信号を出力し、
後述のスイツチ５，６（第１図）を切換制御する
ために用いられる。第１図に戻り、５，６はスイツチ、７，８は
OR回路４からの書込、読出用パルスによつてメ
モリ３６の書込、読出番地を形成するカウンタで
ある。書込期間T_W中スイツチ５はカウンタ７の
出力端イに、スイツチ６はFF1出力端に接続さ
れ、読出期間T_R中スイツチ５は出力端ロに、ス
イツチ６は出力端イに接続されるようになされ
る。カウンタ７は出力端イ，ロ，ハ′の順に１ビ
ツト目、２ビツト目、３ビツト目に該当してお
り、該出力端ハ′は直接カウンタ８の端子ハに接
続されている。ところで、メモリ３６の番地指定の各桁とカウ
ンタ７，８の各桁とは下記する表の関係にある。

【表】すなわち、上記表より明らかなように、メモリ
３６の入力端「い」、「ろ」が書込時と読出時で異
なつている。これは書込時においてカウンタ７の
出力端イを２桁目に接続する必要があるからであ
る。上記接続の結果、メモリ３６の番地指定は、書
き込み時は、第１桁（入力端「い」）が分周回路
３３（第３図）の出力レベルによつて指定され、
第２乃至第６桁（入力端「ろ」〜「へ」）がカウ
ンタ７及び８によつて指定される。回路３３の出力は上記のように送信パルス毎に
高レベルと低レベルに交互に反転する。また、カ
ウンタ７，８はレーダ受信信号の書き込み毎にｎ
個のクロツクを計数する。したがつて、メモリ３６の指定番地は、ｎ個の
書き込みパルスによつて第２乃至第６桁（入力端
「ろ」〜「「へ」）の指定が行われている間、第１
桁（入力端「い」）は分周回路３３の出力によつ
て高レベルあるいは低レベルにいずれかに固定さ
れる。例えば、分周回路３３の出力が高レベル
「１」のとき、メモリ３６の指定番地は次のよう
に行われる。 0000001 0000011 0000101 0000111 ・・・・ 1111111 また、分周回路３３の出力が低レベル「０」の
ときは次の番地指定が行われる。 0000000 0000010 0000100 0000110 ・・ 1111110 以上の結果、分周回路３３が高レベル出力にあ
る間は、メモリ３６の第１桁指定番地が常に
「１」に固定された状態で第２桁乃至第６桁にお
ける順次指定が行われるから、奇数番地毎の番地
指定が行われる。逆に、分周回路３３の出力が低レベルにある間
は、メモリ３６の第１桁指定番地が常に「０」に
固定された状態で第２桁乃至第６桁の番地指定が
順に行われるから、偶数番地毎の番地指定が行わ
れる。ところで、第１図及び表からも明らかなよう
に、入力端「ろ」には出力端イが接続されるが、
次の入力端「は」には出力端ロでなく次段の出力
端ハが接続されるため、このままでは指定される
番地が不連続となり使用に煩えない。そこで、書
込開始となる前述のFF４７からのＨレベルへの
変化時にカウンタ７の値を２にプリセツトするよ
うにしておく。この結果、出力端ハは書込用パル
スが２個入力されるとＨレベルに変化するので、
連続的な変化が実現できる。なお、上記不連続を
解決する方法として第５図にものを考えることが
できる。すなわち、カウンタ７，８間に介在されるスイ
ツチ４８をFF４７からのレベル信号により書込
期間T_W中カウンタ７の出力端ロ側に、読出期間
T_R中は出力端ハ′側に切換えるようにすれば良
い。読出時には上記プリセツト処理は不要であ
る。そのままで指定されると番地が連続している
からである。以上のようにして、１回目の書込で２，４…
2nの偶数番地に（第２図ｄ）、２回目の書込で
１，３…2n−１の奇数番地に、すなわち１〜2n
までの合計2nの番地にレーダエコーが取込まれ
る。又、書込用パルスがパルスａと同期して生成さ
れているのに対して、送信のためのキーパルスｂ
は１回おきに遅延されるのでレーダエコーのサン
プルタイミングを半位相分ずつずらして取込むこ
とができる。なお、本実施例ではサンプルタイミングはその
ままとし、送信を１回おきにずらして位相の調整
を達成しているが、逆の関係にすることも可能で
ある。この場合はサンプリングパルスの極性を反
転するなどして達成する方法が考えられる。又、本実施例では受信２回分、すなわちｉ＝２
でレーダエコーを形成したが、これに限定される
ことなく連続するレーダエコーが略同一という経
験則上許容される回数ｉ、すなわち２〜数回でも
良い。この場合、例えばｉ＝４であればFF１の
出力に対応して遅延量がｔ／４、3t／４の遅延回路を別に並列して付勢する必要があり、更にメモリ３６
の番地指定も下２桁分を用いて4n，4n−１，4n
−２，4n−３の４種類の４倍数列を順次指定番
地とする番地調整手段及び計数容量を更に1/2に
するカウンタ４４，４５が必要である。（考案の効果）以上説明したように、この考案によれば、同一
距離分解能下で書込速度を1/2〜数分の１に低下
させたのでメモリ等の各素子の安定動作が図れる
と共により短距離レンジの設定及び探知が可能と
なる。又、書込番地、読出番地の形成を共通する
カウンタを用いて行わせたので、別々に設けた場
合に必要とされる付随する回路点数まで考慮すれ
ば構成的にも比較的簡素化された。

【図面の簡単な説明】

第１図はこの考案に係るレーダエコーの書込読
出回路の一例を示す回路図、第２図はその波形図
である。第３図はこの考案に係るレーダの全体構
成の一例を示す回路図である。第４図は第１図の
回路動作を制御する信号の一部を形成する回路の
一例を示すものである。第５図は他の実施例を示
す回路図である。

Claims

【実用新案登録請求の範囲】送信に基づくレーダエコーを該送信毎に周期ｔ
でＫ個のサンプリングパルスでサンプリングする
サンプリング手段と、該サンプリング手段の出力を記憶する記憶回路
であつて、iK番地（ｉ＝２，３，・・）の記憶容
量を有し上記サンプリングパルスによつてその記
憶番地が指定される記憶回路と、該記憶回路の読み出しパルスであつて、上記Ｋ
個のサンプリングパルスの送出後次の送信が行な
われるまでの間に少なくともiK個の読み出しパ
ルスを出力する読み出しパルス生成手段と、上記記憶回路の記憶番地を指定する番地指定回
路であつて、上記サンプリングパルスによる書き
込み番地がｉ番地間隔でかつ上記送信毎の書き込
み開始番地が１番地づつ異なるごとく書き込み番
地の指定が上記送信の（ｉ−１）回毎に繰り返し
行なわれる番地指定手段と、上記送信のタイミングと上記サンプリングパル
スとのタイミングとを上記サンプリングパルスの
出現毎に上記サンプリングパルスの１／ｉ周期ず
つ位相ずれを生じさせ、かつ該位相ずれが上記送
信の（ｉ−１）回毎繰り返し行われる位相ずれ発
生手段とを具備してなるレーダエコーの書き込み
読み出し装置。