JPH037313B2 - - Google Patents
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- Publication number
- JPH037313B2 JPH037313B2 JP10211084A JP10211084A JPH037313B2 JP H037313 B2 JPH037313 B2 JP H037313B2 JP 10211084 A JP10211084 A JP 10211084A JP 10211084 A JP10211084 A JP 10211084A JP H037313 B2 JPH037313 B2 JP H037313B2
- Authority
- JP
- Japan
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- pulse
- frequency
- zero
- circuit
- generates
- Prior art date
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Links
- 238000001514 detection method Methods 0.000 claims description 21
- 230000001960 triggered effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M15/00—Arrangements for metering, time-control or time indication ; Metering, charging or billing arrangements for voice wireline or wireless communications, e.g. VoIP
- H04M15/28—Arrangements for metering, time-control or time indication ; Metering, charging or billing arrangements for voice wireline or wireless communications, e.g. VoIP with meter at substation or with calculation of charges at terminal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Meter Arrangements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、交換装置において、課金パルスを検
出するために利用する課金パルス検出装置に関す
るものである。
出するために利用する課金パルス検出装置に関す
るものである。
従来例の構成とその問題点
第１図は、一般的な課金パルス検出方法を示し
ている。課金パルスは、第１図の様に局交換機１
１の課金パルス発生器１２より出力され、トラン
スＴを介し、局線Ａ，Ｂに同相に、つまり大地に
対して縦方向に出力される。この課金パルスが構
内用交換機１３に入力され、課金パルス検出回路
１４において、ｍ秒間の正弦波がｌ回有ると度数
ｌと検出される。これを第２図に示す。
ている。課金パルスは、第１図の様に局交換機１
１の課金パルス発生器１２より出力され、トラン
スＴを介し、局線Ａ，Ｂに同相に、つまり大地に
対して縦方向に出力される。この課金パルスが構
内用交換機１３に入力され、課金パルス検出回路
１４において、ｍ秒間の正弦波がｌ回有ると度数
ｌと検出される。これを第２図に示す。
第３図は、従来の交換装置の課金パルス検出装
置を示している。以下にこの従来例の構成につい
て第３図とともに説明する。
置を示している。以下にこの従来例の構成につい
て第３図とともに説明する。
第３図において、３１は電圧制御発振器
（VCO）、３２はローパスフイルター（LPF）、３
３は位相検出回路であり、この３つの回路でフエ
イズロツクループ（PLL）を構成している。３
４は分周回路で周波数を１／Ｎに分周する。３６
はオペアンプで、抵抗Ｒ１，Ｒ２，Ｒ３と、コン
デンサＣ１，Ｃ２と共にバンドパスフイルターを
構成する。３５はバンドパスフイルターの出力と
波形整形して、マイクロプロセツサ（CPU）へ
出力する波形整形回路である。
（VCO）、３２はローパスフイルター（LPF）、３
３は位相検出回路であり、この３つの回路でフエ
イズロツクループ（PLL）を構成している。３
４は分周回路で周波数を１／Ｎに分周する。３６
はオペアンプで、抵抗Ｒ１，Ｒ２，Ｒ３と、コン
デンサＣ１，Ｃ２と共にバンドパスフイルターを
構成する。３５はバンドパスフイルターの出力と
波形整形して、マイクロプロセツサ（CPU）へ
出力する波形整形回路である。
次に上記従来例の動作について説明する。第３
図において、PLLの動作原理により入力周波数i
とVCO３１の出力周波数pとの間には、 Ni＝pなる関係が成立する。このため、オペ
アンプ３６と、抵抗Ｒ１，Ｒ２，Ｒ３とコンデン
サＣ１，Ｃ２で構成されるバンドパスフイルター
の入力周波数はNiとなり、このバンドパスフイ
ルターはNiの周波数を検出すれば良いので、Ｃ
１，Ｃ２の値は、PLLを使用しないで、直接iを
バンドパスフイルターに入力するより１／Ｎとな
り、コンデンサＣ１，Ｃ２の大きさを小さくでき
る利点があつた。
図において、PLLの動作原理により入力周波数i
とVCO３１の出力周波数pとの間には、 Ni＝pなる関係が成立する。このため、オペ
アンプ３６と、抵抗Ｒ１，Ｒ２，Ｒ３とコンデン
サＣ１，Ｃ２で構成されるバンドパスフイルター
の入力周波数はNiとなり、このバンドパスフイ
ルターはNiの周波数を検出すれば良いので、Ｃ
１，Ｃ２の値は、PLLを使用しないで、直接iを
バンドパスフイルターに入力するより１／Ｎとな
り、コンデンサＣ１，Ｃ２の大きさを小さくでき
る利点があつた。
しかしながら、上記従来例においては、iの周
波数の入力が始まつた時からPLLがロツクする
までのセツトリングタイムtsが、第２図に示す送
出時間ｍより長い時、つまり、ts＞ｍのとき、
PLLがロツクする前に入力が断となるため、
PLLからの出力周波数pが現われないという欠点
があつた。
波数の入力が始まつた時からPLLがロツクする
までのセツトリングタイムtsが、第２図に示す送
出時間ｍより長い時、つまり、ts＞ｍのとき、
PLLがロツクする前に入力が断となるため、
PLLからの出力周波数pが現われないという欠点
があつた。
発明の目的
本発明は、上記従来例の欠点を除去するもので
あり、周波数判定時間を短かくし、又IC化に適
した回路構成にすることを目的とするものであ
る。
あり、周波数判定時間を短かくし、又IC化に適
した回路構成にすることを目的とするものであ
る。
発明の構成
本発明は、上記目的を達成するために、アクテ
イブフイルターを使用しないために、入力のアナ
ログ信号のゼロクロス部を検出し、検出出力をデ
イジタル的に処理するもので、周波数判定時間を
短かくでき、又IC化に適した回路になる効果を
得るものである。
イブフイルターを使用しないために、入力のアナ
ログ信号のゼロクロス部を検出し、検出出力をデ
イジタル的に処理するもので、周波数判定時間を
短かくでき、又IC化に適した回路になる効果を
得るものである。
実施例の説明
以下に本発明の一実施例の構成について、図面
とともに説明する。
とともに説明する。
第４図において、４１は周波数判定回路、４２
は判定パルス発生回路、４３はゼロクロス検出回
路である。
は判定パルス発生回路、４３はゼロクロス検出回
路である。
次に上記実施例について説明する。第４図にお
いて、入力周波数iの検出周波数範囲を、1≦i
≦2とすると、局線Ａ，Ｂに入力周波数iが入力
されると、ゼロクロス検出回路４３により、第５
図に示す様に、ゼロクロスの立ち下がりによりゼ
ロクロス検出回路４３の出力（ａ点）に、パルス
を発生する。このａ点に発生したパルスtoをトリ
ガーとして判定パルス発生回路４２から、上限周
波数判定パルスuoを１／2後にｂ点に、そして次
に下限周波数判定パルスL1を１／1後にｃ点に発
生させる。
いて、入力周波数iの検出周波数範囲を、1≦i
≦2とすると、局線Ａ，Ｂに入力周波数iが入力
されると、ゼロクロス検出回路４３により、第５
図に示す様に、ゼロクロスの立ち下がりによりゼ
ロクロス検出回路４３の出力（ａ点）に、パルス
を発生する。このａ点に発生したパルスtoをトリ
ガーとして判定パルス発生回路４２から、上限周
波数判定パルスuoを１／2後にｂ点に、そして次
に下限周波数判定パルスL1を１／1後にｃ点に発
生させる。
(i) 1≦i≦2の時
第６図に示す様に、最初にトリガーパルスt1
により、上限周波数判定パルスu1と下限周波数
判定パルスL1を発生させ、次のトリガーパル
スt2により、前と同じく、上限周波数判定パル
スu2と下限周波数判定パルスL2を発生させると
同時に、トリガーパルスt2がパルスu1とL1の間
に存在すれば、周波数判定回路４１によりｄ点
にパルスo1を発生させる。
により、上限周波数判定パルスu1と下限周波数
判定パルスL1を発生させ、次のトリガーパル
スt2により、前と同じく、上限周波数判定パル
スu2と下限周波数判定パルスL2を発生させると
同時に、トリガーパルスt2がパルスu1とL1の間
に存在すれば、周波数判定回路４１によりｄ点
にパルスo1を発生させる。
つまり、トリガーパルスto＋１がパルスuoと
Loの間に有れば、1≦i≦2で有ると判定され、
CPUへパルスOnを発生させる。
Loの間に有れば、1≦i≦2で有ると判定され、
CPUへパルスOnを発生させる。
(ii) i＞2の時
第６図に示す様に、パルスu1が発生する前
に、トリガーパルスt1，t2，t3……が発生して
しまうため、トリガーパルスto+1がパルスuoと
Loの間に入らない。このたみ周波数判定回路
１によりｄ点にパルスを発生しない。
に、トリガーパルスt1，t2，t3……が発生して
しまうため、トリガーパルスto+1がパルスuoと
Loの間に入らない。このたみ周波数判定回路
１によりｄ点にパルスを発生しない。
(iii) i＜1のとき
第６図に示す様に、トリガーパルスt1とt2の
間にパルスu1とL1が入る。つまりトリガーパル
スtoとto+1の間にパルスuoとLoが発生するため
周波数判定回路１によりｄ点にパルスを発生し
ない。
間にパルスu1とL1が入る。つまりトリガーパル
スtoとto+1の間にパルスuoとLoが発生するため
周波数判定回路１によりｄ点にパルスを発生し
ない。
本実施例においては、入力のアナログ信号iを
デイジタル的に処理するため、t2の時点つまり入
力信号iの２周期の時点で周波数判定が可能にな
り、判定時間が短かくなり、又アクテイブフイル
ターを使用しないのでコンデンサが無くなり、
IC化に適した回路となる利点がある。
デイジタル的に処理するため、t2の時点つまり入
力信号iの２周期の時点で周波数判定が可能にな
り、判定時間が短かくなり、又アクテイブフイル
ターを使用しないのでコンデンサが無くなり、
IC化に適した回路となる利点がある。
発明の効果
本発明は上記のような構成であり、以下に示す
効果が得られるものである。
効果が得られるものである。
(a) アナログ信号のゼロクロス部を検出し、検出
出力をデイジタル的に処理するため、周波数判
定時間が短かくできる。
出力をデイジタル的に処理するため、周波数判
定時間が短かくできる。
(b) アクテイブフイルターを使用しないのでコン
デンサが無くなりIC化に適した回路になる。
デンサが無くなりIC化に適した回路になる。
第１図は一般的な課金パルス検出方法を説明す
るための構成図、第２図は課金パルスの波形図、
第３図は従来の課金パルス検出装置の構成図、第
４図は本発明の一実施例における課金パルス検出
装置の構成図、第５図、第６図は第４図の課金パ
ルス検出装置のタイミングチヤートである。 ４１……周波数判定回路、４２……判定パルス
発生回路、４３……ゼロクロス検出回路。
るための構成図、第２図は課金パルスの波形図、
第３図は従来の課金パルス検出装置の構成図、第
４図は本発明の一実施例における課金パルス検出
装置の構成図、第５図、第６図は第４図の課金パ
ルス検出装置のタイミングチヤートである。 ４１……周波数判定回路、４２……判定パルス
発生回路、４３……ゼロクロス検出回路。
Claims (1)
- １ 回線より入力された課金パルスを構成する正
弦波のゼロクロス部を検出したとき、一定の出力
パルスを発生するゼロクロス検出回路と、このゼ
ロクロス検出回路の出力パルスによつてトリガー
され、予め定めた周波数範囲の上限周波数、下限
周波数のそれぞれの周波数の１周期後にそれぞれ
上限周波数判定パルス、下限周波数判定パルスを
発生する判定パルス発生回路と、上記ゼロクロス
検出回路の出力パルスが上記上限周波数判定パル
スから上記下限周波数判定パルスの間に存在した
とき、所定のパルスを発生する周波数判定回路と
を備えた課金パルス検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211084A JPS60246165A (ja) | 1984-05-21 | 1984-05-21 | 課金パルス検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211084A JPS60246165A (ja) | 1984-05-21 | 1984-05-21 | 課金パルス検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246165A JPS60246165A (ja) | 1985-12-05 |
| JPH037313B2 true JPH037313B2 (ja) | 1991-02-01 |
Family
ID=14318660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10211084A Granted JPS60246165A (ja) | 1984-05-21 | 1984-05-21 | 課金パルス検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9152026B2 (en) | 2011-01-31 | 2015-10-06 | Seiko Epson Corporation | Discharge lamp, light source device and projector |
-
1984
- 1984-05-21 JP JP10211084A patent/JPS60246165A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9152026B2 (en) | 2011-01-31 | 2015-10-06 | Seiko Epson Corporation | Discharge lamp, light source device and projector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60246165A (ja) | 1985-12-05 |
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