JPS6248448B2 - - Google Patents
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- JPS6248448B2 JPS6248448B2 JP55054949A JP5494980A JPS6248448B2 JP S6248448 B2 JPS6248448 B2 JP S6248448B2 JP 55054949 A JP55054949 A JP 55054949A JP 5494980 A JP5494980 A JP 5494980A JP S6248448 B2 JPS6248448 B2 JP S6248448B2
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- Japan
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- input
- circuit
- frequency
- sampling
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- 238000005070 sampling Methods 0.000 claims description 19
- 230000001681 protective effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は、デジタル形保護リレーのサンプリ
ング部、アナログ・デジタル変換部等からなる入
力回路の改良に関するものである。
ング部、アナログ・デジタル変換部等からなる入
力回路の改良に関するものである。
まずデジタル形保護リレーのブロツク構成図を
第１図に示す。図中１は電力系統、２は電流を導
入するCT（変流器）、３はしや断器、４は入力回
路、５はマイコン等による演算回路、６は動作信
号をしや断器３へ出力する出力回路である。第２
図は、第１図中の入力回路４を詳細に示したもの
で、図中７は適当なレベル値に変換する入力トラ
ンス部、８は一定周期毎にサンプリングして保持
するサンプルホールド部、９はそのアナログ量を
デジタル量に変換するアナログデジタル変換部で
ある。第１図のデジタル形保護リレーの動作は周
知のことで説明は省略し、 次に第２図の入力部の動作について第３の波形
を使つて説明する。図中ａは、トランスの出力の
正弦波形と一定間隔のサンプリング信号を示し、
ｂは、サンプリングし保持された値を示し、ｃ
は、その値をデジタル変換されたデータの安定領
域を示す。ａのサンプリングタイミングは、入力
周波数には無関係に一定間隔例えば電気角90゜で
ある。従つて、ｎ個目のサンプリング値と（ｎ−
１）個目のサンプリング値との各々の自乗の和か
ら実効値を求めることができる。数式では、次の
ようになる。
第１図に示す。図中１は電力系統、２は電流を導
入するCT（変流器）、３はしや断器、４は入力回
路、５はマイコン等による演算回路、６は動作信
号をしや断器３へ出力する出力回路である。第２
図は、第１図中の入力回路４を詳細に示したもの
で、図中７は適当なレベル値に変換する入力トラ
ンス部、８は一定周期毎にサンプリングして保持
するサンプルホールド部、９はそのアナログ量を
デジタル量に変換するアナログデジタル変換部で
ある。第１図のデジタル形保護リレーの動作は周
知のことで説明は省略し、 次に第２図の入力部の動作について第３の波形
を使つて説明する。図中ａは、トランスの出力の
正弦波形と一定間隔のサンプリング信号を示し、
ｂは、サンプリングし保持された値を示し、ｃ
は、その値をデジタル変換されたデータの安定領
域を示す。ａのサンプリングタイミングは、入力
周波数には無関係に一定間隔例えば電気角90゜で
ある。従つて、ｎ個目のサンプリング値と（ｎ−
１）個目のサンプリング値との各々の自乗の和か
ら実効値を求めることができる。数式では、次の
ようになる。
（Sinωｔ）２＋｛Sin（ωｔ−90゜）｝２
＝（Sinωｔ）２＋（Cosωｔ）２＝１ −(1)
すなわち、この考え方によれば、サンプリング
間隔さえ一定であれば、入力周波数のどの位相を
サンプリングしても実効値を求めることができ
る。
間隔さえ一定であれば、入力周波数のどの位相を
サンプリングしても実効値を求めることができ
る。
従来の一定間隔サンプリング法では、入力周波
数が変化しても定格周波数に基付いた固定のタイ
ミングでサンプリングするために、式(1)の関係式
が成立せず、定格周波数以外では正しい実効値演
算ができなかつた。その結果、保護リレーの周波
数特性が悪化する欠点があつた。
数が変化しても定格周波数に基付いた固定のタイ
ミングでサンプリングするために、式(1)の関係式
が成立せず、定格周波数以外では正しい実効値演
算ができなかつた。その結果、保護リレーの周波
数特性が悪化する欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、入力周波数に依
存したサンプリング信号を発生することによつ
て、入力周波数が変化しても正しい実効値演算が
でき、周波数特性のよい保護リレーを可能とする
入力回路を提供することを目的としている。
除去するためになされたもので、入力周波数に依
存したサンプリング信号を発生することによつ
て、入力周波数が変化しても正しい実効値演算が
でき、周波数特性のよい保護リレーを可能とする
入力回路を提供することを目的としている。
第４図は、この発明に用いるPLL回路（位相同
期ループ）を周波数逓倍器に用いたものである。
ａは、PLLの基本構成図、ｂは入出力波形を示
し、図中１０は位相比較器PC、１１は、低減フ
イルタLPF、１２は電圧制御発振器VCO、１３
はカウントダウンするカウンタであり、ｂはその
入力と出力の波形関係を示す。すなわち入力周波
数と位相の同期のとれた数倍の周波数をもつ出力
が得られる。
期ループ）を周波数逓倍器に用いたものである。
ａは、PLLの基本構成図、ｂは入出力波形を示
し、図中１０は位相比較器PC、１１は、低減フ
イルタLPF、１２は電圧制御発振器VCO、１３
はカウントダウンするカウンタであり、ｂはその
入力と出力の波形関係を示す。すなわち入力周波
数と位相の同期のとれた数倍の周波数をもつ出力
が得られる。
以下、この発明の一実施例を第５図に示す。
図中１４は、第４図にて説明したこの発明の
PLL回路である。すなわち、第５図による入力回
路は、第２図の従来の回路が入力周波数に無関係
に一定間隔でサンプリングしているのに反し、入
力周波数を入力としてそれと同期のとれた一定間
隔（電気角で90゜）のサンプリング信号を出力す
るPLL回路を追加しているために、従来の欠点を
除去できる。第５図のサンプリング信号発生原理
について第６図にて説明する。図中ａはサンプル
ホールド回路９又はPLL回路１４への入力信号、
ｂは入力信号の矩形波変換信号、ｃはPLL回路１
４の出力信号、ｄはｃの信号の変化時にパルス信
号化されたサンプリング信号である。このように
この発明によれば第６図からも明らかなように入
力周波数に関係なく入力周波数の電気角90゜間隔
でサンプリング信号が発生するために、式(1)に基
づく実効値演算は常に等しく、保護リレーの周波
数特性も改善される。一周期中のサンプリング信
号の個数は、４個にて説明したが、第４図のカウ
ンタ１３を変えれば、入力周波数に同期した任意
の個数のサンプリング信号を得ることができる。
PLL回路である。すなわち、第５図による入力回
路は、第２図の従来の回路が入力周波数に無関係
に一定間隔でサンプリングしているのに反し、入
力周波数を入力としてそれと同期のとれた一定間
隔（電気角で90゜）のサンプリング信号を出力す
るPLL回路を追加しているために、従来の欠点を
除去できる。第５図のサンプリング信号発生原理
について第６図にて説明する。図中ａはサンプル
ホールド回路９又はPLL回路１４への入力信号、
ｂは入力信号の矩形波変換信号、ｃはPLL回路１
４の出力信号、ｄはｃの信号の変化時にパルス信
号化されたサンプリング信号である。このように
この発明によれば第６図からも明らかなように入
力周波数に関係なく入力周波数の電気角90゜間隔
でサンプリング信号が発生するために、式(1)に基
づく実効値演算は常に等しく、保護リレーの周波
数特性も改善される。一周期中のサンプリング信
号の個数は、４個にて説明したが、第４図のカウ
ンタ１３を変えれば、入力周波数に同期した任意
の個数のサンプリング信号を得ることができる。
また第２図と第５図とを比較しても明らかなよ
うに入力回路の基本部は全く変更せず、サンプリ
ング信号発生部のみを本発明による回路方式を追
加するために全体の回路動作には影響せず容易に
具体化しやすいものである。
うに入力回路の基本部は全く変更せず、サンプリ
ング信号発生部のみを本発明による回路方式を追
加するために全体の回路動作には影響せず容易に
具体化しやすいものである。
また、上記実施例では、入力周波数によらず正
しい実効値演算ができ、周波数特性のよい保護リ
レーへの効用について説明したが、サンプリング
間隔またはサンプリング後のアナログデジタル変
換データが入力周波数と位相同期しているため
に、従来のように必ずしもゼロクロス信号が無く
てもこの発明によるサンプリング間隔から入力周
波数を正しい計数することができるために、デジ
タル形周波数リレーに大きな効用をもたらす。
しい実効値演算ができ、周波数特性のよい保護リ
レーへの効用について説明したが、サンプリング
間隔またはサンプリング後のアナログデジタル変
換データが入力周波数と位相同期しているため
に、従来のように必ずしもゼロクロス信号が無く
てもこの発明によるサンプリング間隔から入力周
波数を正しい計数することができるために、デジ
タル形周波数リレーに大きな効用をもたらす。
このように、この発明によれば、デジタル形保
護リレーの入力回路のサンプリング信号を固定・
非同期発生とせず、入力周波数と位相同期するよ
うにしたので、入力周波数が変化しても正しい演
算、望ましい保護特性が得られ、またゼロクロス
信号がなくても正しい周波数計数ができる。
護リレーの入力回路のサンプリング信号を固定・
非同期発生とせず、入力周波数と位相同期するよ
うにしたので、入力周波数が変化しても正しい演
算、望ましい保護特性が得られ、またゼロクロス
信号がなくても正しい周波数計数ができる。
第１図はデジタル形保護リレーの基本構成図、
第２図は入力回路の詳細図、第３図は入力回路の
動作を説明する図、第４図は本発明に用いるPLL
回路を説明する図、第５図は本発明による入力回
路第６図は第５図の動作を説明する図である。 図中１は系統、２はCT、３はしや断器、４は
入力回路、５は演算部、６は出力部、７は入力ト
ランス、８はサンプルホールド回路、９はアナロ
グデジタル変換回路、１０は位相比較回路、１１
はフイルタ、１２はVCO（電圧制御発振器）、１
３はカウンタ、１４はPLL回路（位相同期ルー
プ）である。各図中の同一符号は同一または相当
部分を示す。
第２図は入力回路の詳細図、第３図は入力回路の
動作を説明する図、第４図は本発明に用いるPLL
回路を説明する図、第５図は本発明による入力回
路第６図は第５図の動作を説明する図である。 図中１は系統、２はCT、３はしや断器、４は
入力回路、５は演算部、６は出力部、７は入力ト
ランス、８はサンプルホールド回路、９はアナロ
グデジタル変換回路、１０は位相比較回路、１１
はフイルタ、１２はVCO（電圧制御発振器）、１
３はカウンタ、１４はPLL回路（位相同期ルー
プ）である。各図中の同一符号は同一または相当
部分を示す。
Claims (1)
- １ 電力系統からの入力を導入しサンプリングし
て、アナログ・デジタル変換する入力回路、プロ
グラムを実行する演算部そしてトリツプ信号を出
力する回路から構成されるデジタル保護継電装置
の入力回路に於いて、入力回路に系統入力周波数
と位相同期した逓倍の周波数を発生する回路を設
け、サンプリングをこの入力周波数に位相同期し
た信号で行ない、入力周波数に依存した一定間隔
のサンプリングをすることを特徴とするデジタル
保護継電装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5494980A JPS56150917A (en) | 1980-04-24 | 1980-04-24 | Input circuit for digital protection relay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5494980A JPS56150917A (en) | 1980-04-24 | 1980-04-24 | Input circuit for digital protection relay |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56150917A JPS56150917A (en) | 1981-11-21 |
| JPS6248448B2 true JPS6248448B2 (ja) | 1987-10-14 |
Family
ID=12984904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5494980A Granted JPS56150917A (en) | 1980-04-24 | 1980-04-24 | Input circuit for digital protection relay |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56150917A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194514A (ja) * | 1984-10-15 | 1986-05-13 | 三菱電機株式会社 | デイジタル形保護継電装置 |
| JP2625736B2 (ja) * | 1987-07-03 | 1997-07-02 | 富士電機株式会社 | 電力系統の監視・制御・保護装置 |
-
1980
- 1980-04-24 JP JP5494980A patent/JPS56150917A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56150917A (en) | 1981-11-21 |
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