JPH0373028A - プロセッサ装置 - Google Patents
プロセッサ装置Info
- Publication number
- JPH0373028A JPH0373028A JP21050389A JP21050389A JPH0373028A JP H0373028 A JPH0373028 A JP H0373028A JP 21050389 A JP21050389 A JP 21050389A JP 21050389 A JP21050389 A JP 21050389A JP H0373028 A JPH0373028 A JP H0373028A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- memory cell
- processor
- inv
- priority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013598 vector Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プロセッサ装置に関し、特に割込み処理に対
する優先順位をプログラムできるプロセッサ装置に関す
る。
する優先順位をプログラムできるプロセッサ装置に関す
る。
［従来の技術］
ＣＰＵ等におけるプロセッサは一般に割込み処理の実行
が可能となっており、複数の割込み要求に対し、優先順
位が設定されており、この優先順位に従って順次、処理
を行なう。この割込みの優先順位のつけ方として、 ■プロセッサ自身は、１つの割込み要求入力端子を持ち
、外部の割込みコントローラの制御によって割込み優先
順位を決定するもの。
が可能となっており、複数の割込み要求に対し、優先順
位が設定されており、この優先順位に従って順次、処理
を行なう。この割込みの優先順位のつけ方として、 ■プロセッサ自身は、１つの割込み要求入力端子を持ち
、外部の割込みコントローラの制御によって割込み優先
順位を決定するもの。
■プロセッサ内部の機能が割込要求を行なう能力を持つ
もので、シリアルポート、パラレルボー１−、Ｉ１０端
子、アキュムレータ等の状態（データレティ、データエ
ンプティ、オーバーランエラーオーバーフロー等）によ
り割込み要求を行なう。
もので、シリアルポート、パラレルボー１−、Ｉ１０端
子、アキュムレータ等の状態（データレティ、データエ
ンプティ、オーバーランエラーオーバーフロー等）によ
り割込み要求を行なう。
■の場合の割込みの優先順位は、プロセッサ内部の割込
み優先順位決定回路により決められ、外部から変更する
ことはできない。
み優先順位決定回路により決められ、外部から変更する
ことはできない。
このように、従来のプロセッサ装置では、プロセッサ自
身に割込み優先順位を決定する機能を持たず、外部のコ
ントローラによるものを除けば、割込み優先順位は、プ
ロセッサのハードウェアで決定されており、ユーザーが
随意に変えることはできない。特にプロセッサ内部の資
ＩＩ（ボート、タイマ、演算Ｂ、Ｉ１０端子等）が割込
み要求を行なうプロセッサの場合、それらの割込み要求
を処理する優先順位は、あらかじめ固定的に決められて
いる。
身に割込み優先順位を決定する機能を持たず、外部のコ
ントローラによるものを除けば、割込み優先順位は、プ
ロセッサのハードウェアで決定されており、ユーザーが
随意に変えることはできない。特にプロセッサ内部の資
ＩＩ（ボート、タイマ、演算Ｂ、Ｉ１０端子等）が割込
み要求を行なうプロセッサの場合、それらの割込み要求
を処理する優先順位は、あらかじめ固定的に決められて
いる。
従って、プロセッサが低い優先順位を与えた割込み要求
をより優先して使用したい場合、それよりも高い優先順
位の割込みを禁止する（割込みを使用しない）しか方法
がない。
をより優先して使用したい場合、それよりも高い優先順
位の割込みを禁止する（割込みを使用しない）しか方法
がない。
この例として、パラレルボートやシリアルボートからの
割込み要求がＩ１０端子からの割込み要求よりも優先順
位が高いプロセッサにおいて、外部からのアドレスブレ
イク割込み信号をＩ１０端子に入力する場合がある。ア
ドレスブレイクはデパック装置をおいて使用される機能
で、あらかじめ設定したアドレス値をプロセッサが実行
するとその場所でプロセッサを停止させるものである。
割込み要求がＩ１０端子からの割込み要求よりも優先順
位が高いプロセッサにおいて、外部からのアドレスブレ
イク割込み信号をＩ１０端子に入力する場合がある。ア
ドレスブレイクはデパック装置をおいて使用される機能
で、あらかじめ設定したアドレス値をプロセッサが実行
するとその場所でプロセッサを停止させるものである。
このアドレスブレイクを実現するには、ブレイクアドレ
スを保持するレジスタの内容と、プロセッサのアドレス
出力とを比較するコンパレータの出力をプロセッサのＩ
１０端子に入力し、コンパレータからの一致信号により
割込みを発生させる。
スを保持するレジスタの内容と、プロセッサのアドレス
出力とを比較するコンパレータの出力をプロセッサのＩ
１０端子に入力し、コンパレータからの一致信号により
割込みを発生させる。
この場合Ｉ１０入力の割込み優先順位がボートからの割
込み優先順位よりも低ければ希望のアドレスでプロセッ
サを停止できない。
込み優先順位よりも低ければ希望のアドレスでプロセッ
サを停止できない。
本発明は、」二記の不具合を解決するものであり、プロ
セッサ内部にユーザーがプログラムできる論理回路を備
えて、この論理回路により、複数の割込み要求優先順位
の決定を可能にしたプロセヅザ装置を提供することを目
的とする。
セッサ内部にユーザーがプログラムできる論理回路を備
えて、この論理回路により、複数の割込み要求優先順位
の決定を可能にしたプロセヅザ装置を提供することを目
的とする。
［課題を解決するための手段１
まず、割込み要求ソースが４つ（Ａ−Ｄ）のシステムの
場合について第２図により説明する。
場合について第２図により説明する。
この割込み優先順位決定回路は、４つの割込み要求信号
を受け、その優先順位（Ａ＝１〜Ｄ−４）に従って最も
高い優先順位の割込み要求に対応する割込みｌ＼クター
（Ｖｌ、ＶＯ）と、割込みがあることを示す信号インク
ラブドを発生するものである。
を受け、その優先順位（Ａ＝１〜Ｄ−４）に従って最も
高い優先順位の割込み要求に対応する割込みｌ＼クター
（Ｖｌ、ＶＯ）と、割込みがあることを示す信号インク
ラブドを発生するものである。
ソースＡ−Ｄの論理和をとるオアゲートＯＲＩ、ソース
Ａ−Ｄを反転するインバータＴＮＶＩ〜■ＮＶ４、ソー
スの非反転及び反転信号から論理積をとるアンドゲート
ＡＮＤＩ−ＡＮＤ３、アンドゲートＡＮＤ １−ＡＮＤ
３の論理和をとるオアゲートＯＲ２〜ＯＲ３、オアゲー
トＯＲ２〜ＯＲ３の出力をラッチするブリップフロップ
回路ＦＦＩ〜ＦＦ２、及びフリップフロップ回路ＦＦＩ
〜ＦＦ２のクロック信号として、オアゲートＯＲＩの出
力とクロックφとの論理積をとるアンドゲートＡＮＤ４
、より構成される。
Ａ−Ｄを反転するインバータＴＮＶＩ〜■ＮＶ４、ソー
スの非反転及び反転信号から論理積をとるアンドゲート
ＡＮＤＩ−ＡＮＤ３、アンドゲートＡＮＤ １−ＡＮＤ
３の論理和をとるオアゲートＯＲ２〜ＯＲ３、オアゲー
トＯＲ２〜ＯＲ３の出力をラッチするブリップフロップ
回路ＦＦＩ〜ＦＦ２、及びフリップフロップ回路ＦＦＩ
〜ＦＦ２のクロック信号として、オアゲートＯＲＩの出
力とクロックφとの論理積をとるアンドゲートＡＮＤ４
、より構成される。
この回路においては、ソースの優先順位はＡ。
Ｂ、Ｃ，Ｄの順となっており、表１に論理表を示す。
フリップフロップ回路ＦＦＩ、ＦＦ２より出力される割
込みベクターＶｌ、ＶＯは、次式で表わされる。
込みベクターＶｌ、ＶＯは、次式で表わされる。
この回路及び論理式の意味は自分よりも、より高い優先
順位を持つ割込み要求が発生していない場合、自分の割
込み要求が受けつけられ、対応するベクターがＶｌ、Ｖ
Ｏに表われる。
順位を持つ割込み要求が発生していない場合、自分の割
込み要求が受けつけられ、対応するベクターがＶｌ、Ｖ
Ｏに表われる。
例えば割込み要求“Ｃ″が発生したとき、“Ａ″と“Ｂ
”がＬ：割込み要求なしであればＶ１＝ｌ、ＶＯｏとな
り、割込み信号（インクラブド）が“Ｌ（”となる。
”がＬ：割込み要求なしであればＶ１＝ｌ、ＶＯｏとな
り、割込み信号（インクラブド）が“Ｌ（”となる。
表２は割込み優先順位を変えた場合を示しており、割込
みベクターＶｌ、ＶＯの論理式は（３）（４）つまり４
つの割込み要求ソースのシステムの場合、その４つの割
込み要求の正反人力に対し、任意の組合せがとれる積項
（ＡＮＤ）及び２つの和（ＯＲ）をｖ ｔ 、ｖ ｏに
対し持つことで任意の割込み優先順位を設定することが
可能であることがわかる。
みベクターＶｌ、ＶＯの論理式は（３）（４）つまり４
つの割込み要求ソースのシステムの場合、その４つの割
込み要求の正反人力に対し、任意の組合せがとれる積項
（ＡＮＤ）及び２つの和（ＯＲ）をｖ ｔ 、ｖ ｏに
対し持つことで任意の割込み優先順位を設定することが
可能であることがわかる。
［実施例］
以下、本発明を第１図に示す一実施例に基づき説明する
。
。
図中横のラインＬｌ−Ｌ４には、それぞれ、８個のＥＰ
ＲＯＭにてなるメモリセルＭのドレインが接続される。
ＲＯＭにてなるメモリセルＭのドレインが接続される。
又、インバータＩＮＶＩ〜ＩＮＶ４の出力ラインし５〜
Ｌ８及び前記インバータＩＮＶの出力の反転をとるイン
バータＩＮＶ５〜ＩＮＶ８の出力ラインし９〜ＬＩ２に
は、前記メモリセルＭの各ゲートが接続される。各ライ
ンＬ１〜Ｌ ４は、それぞれ２個直列接続したインバー
タＩＮＶを介してオアゲート０ｒｔ２〜ＯＲ３に接続さ
れる。
Ｌ８及び前記インバータＩＮＶの出力の反転をとるイン
バータＩＮＶ５〜ＩＮＶ８の出力ラインし９〜ＬＩ２に
は、前記メモリセルＭの各ゲートが接続される。各ライ
ンＬ１〜Ｌ ４は、それぞれ２個直列接続したインバー
タＩＮＶを介してオアゲート０ｒｔ２〜ＯＲ３に接続さ
れる。
次に上記構成の割込み優先順位決定回路の動作を説明す
る。メモリセルＭのゲートが“Ｈ″となったとき、この
メモリセルＭのドレインに接続されたラインは、メモリ
セルのメモリ書込みの有無によって、′Ｈ“レベルもし
くは“Ｌ”となる。従って、各メモリセルＭにプログラ
ムにメモリ書込みを行っておき、オアゲートＯＲ２〜Ｏ
Ｒ３に“■１”もしくは“Ｉ７”レベルを入力すること
により、割込み要求ソースＡ−Ｄの順位が任意に設定さ
れる。
る。メモリセルＭのゲートが“Ｈ″となったとき、この
メモリセルＭのドレインに接続されたラインは、メモリ
セルのメモリ書込みの有無によって、′Ｈ“レベルもし
くは“Ｌ”となる。従って、各メモリセルＭにプログラ
ムにメモリ書込みを行っておき、オアゲートＯＲ２〜Ｏ
Ｒ３に“■１”もしくは“Ｉ７”レベルを入力すること
により、割込み要求ソースＡ−Ｄの順位が任意に設定さ
れる。
本例ではＥＰＲＯＭの技術を用いた例であるが、Ｅ”Ｆ
ＲＯＭやフユーズといった他の手段もある。
ＲＯＭやフユーズといった他の手段もある。
表３は、割込み要求ソースが８個ある場合の論理表を示
しており、割込みベクターはｖ３〜ｖＯの３ビツトとな
り、これらの■３〜ＶＯは式（５）％式％ （） ［発明の効果］ 以上説明したように、割込み優先順位決定回路における
割込み優先順位を決めるためのプログラム回路を適用し
たことにより、従来、固定であったプロセッサ内の資源
である、ボート、タイマ、演算器、Ｉ１０端子等からの
割込み要求の優先順位を任意に設定できる。
しており、割込みベクターはｖ３〜ｖＯの３ビツトとな
り、これらの■３〜ＶＯは式（５）％式％ （） ［発明の効果］ 以上説明したように、割込み優先順位決定回路における
割込み優先順位を決めるためのプログラム回路を適用し
たことにより、従来、固定であったプロセッサ内の資源
である、ボート、タイマ、演算器、Ｉ１０端子等からの
割込み要求の優先順位を任意に設定できる。
第１図は、本発明のプロセッサ装置の一実施例を示す割
込み優先順位決定回路図、第２図は、従来の割込み優先
順位決定回路である。 Ｍ・・・メモリセル、ＩＮＶ・・・インバータ、ＡＮＤ
・・・アンドゲート、ＯＲ・・オアゲート、ＦＦ・・・
フリップフロップ回路。
込み優先順位決定回路図、第２図は、従来の割込み優先
順位決定回路である。 Ｍ・・・メモリセル、ＩＮＶ・・・インバータ、ＡＮＤ
・・・アンドゲート、ＯＲ・・オアゲート、ＦＦ・・・
フリップフロップ回路。
Claims (1)
- （１）複数の割込みに対する処理の優先順位を、プログ
ラム可能なメモリセルを有する論理回路を用いて、任意
に設定可能としたことを特徴とするプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21050389A JPH0373028A (ja) | 1989-08-14 | 1989-08-14 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21050389A JPH0373028A (ja) | 1989-08-14 | 1989-08-14 | プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373028A true JPH0373028A (ja) | 1991-03-28 |
Family
ID=16590446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21050389A Pending JPH0373028A (ja) | 1989-08-14 | 1989-08-14 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7559180B2 (en) | 2004-03-31 | 2009-07-14 | Sugatsune Kogyo Co., Ltd. | Fixing device for structure member |
-
1989
- 1989-08-14 JP JP21050389A patent/JPH0373028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7559180B2 (en) | 2004-03-31 | 2009-07-14 | Sugatsune Kogyo Co., Ltd. | Fixing device for structure member |
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