JPH0371672A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、イメージセンサ、エレクトロルミネッセンス
デイスプレィ、液晶デイスプレィ等各種装置の駆動用等
に利用される薄膜トランジスタに係り、特に、ソース・
ドレイン電極間に高電圧を印加して作動させる高耐圧型
薄膜トランジスタの改良に関するものである。

［従来の技術］ この種の簿膜トランジスタとしては、第７図〜第８図に
示すようにガラス基板（ａ　、）と、このガラス基板（
ａ）上に形成されたゲート電極（ｂ）と、このゲート電
極（ｂ）を被覆するゲート絶縁ＩＩ　（ｃ）と、このゲ
ート絶縁膜（Ｃ）上に被着された第一半導体層（ｄ）と
、必要に応じてこの第一半導体Ｍｉ（ｃｊ）上に設けら
れた保護！！Ｉ（ｅ）と、上記第一半導体層（ｄ）上に
設けられ３価又【よ５価の原子が混入されたオーミック
コンタクト用の第二半導体１ｉＷ（ｆ）ｉ！：この第二
半導体！（ｆ）上に設けられ配線用金属（ｒｎ）の上記
第一半導体層（ｄ）への拡散を防止する拡散防止ｆｆ１
（ｊ）とで形成されたソース電極（ｇ〉、並びに、ドレ
イン電極（ｈ）とでその主要部を構成する「逆スタガー
型」と称するものや、第９図〜第１０図に示すようにガ
ラス基板（ａ）と、このガラス基板（ａ）上に設けられ
た金属ＦＷ（ｊ）とオーミック」ンタクト用の第二半導
体層（ｆ）とで形成されその一部に配線部（ｍ）＜ｍ）
が接続されたソース電極（ｑ）並びにドレイン電極（ｈ
）と、これ等ソース電極（ｇ）、ドレイン電極（ｈ）、
並びにこれ等間のガラス基板（ａ）上に被着された第一
半導体層（ｄ）と、この第一半導体！５１（ｄ）を被着
する絶縁膜（Ｃ“〉と、この絶縁膜（Ｃｏ〉上に形成さ
れたゲート電極（ｂ）とでその主要部を構成する「スタ
ガー型」と称するもの等が知られている。

そして、これ等の薄膜トランジスタは、上記ソース電極
（ｑ）・ドレイン電極（ｈ）間にドレイン電圧（Ｖｏ）
を印加し、かつ、ゲート電極（ｂ）にゲート電圧（■、
）を印加することで上記第一半導体層（ｄ）にチャンネ
ルが形成されトランジスタはＯＮ状態となってドレイン
電流（Ｉ、）が流れる一方、上記ゲート電圧（Ｖｇ）を
下げていくに従い第一半導体１８（ｄ）にチャンネルが
形成されなくなりトランジスタはＯＦＦ状態になってド
レイン電流（■、〉が流れなくなるもので、上述したよ
うな装置の駆動用等に利用されているものである。

ところで、この種の薄膜トランジスタにおいては、これ
を組込んだ装置の特性により上記ソース電極（ｇ）又は
ドレイン電極（ｈ）に高電圧を印加せざるを得ない場合
があり、ソース電極（ａ）・ドレイン電極（ｈ）間、あ
るいは、ゲート電極（ｂ）・ドレイン電極（ｈ）間にお
いて放電が起り易くなって上記ゲート絶縁膜（Ｃ）や第
一半導体層（ｄ）が破壊されてしまうことがあった。

このため、第１１図〜第１２図に示すように上記ゲート
電極（ｂ）の配置部位を低電位のソース電極（０）又は
ドレイン電極（ｈ）側へ偏らせ、第一半導体層（ｄ）の
ソース電極（ａ）とドレイン電極（ｈ）間にゲート電極
（ｂ）と対向しないオフセット領域（ｐ）を設けて上記
放電破壊の防止を図った高耐圧型の薄膜トランジスタが
開発されている。

すなわち、この高耐圧型の薄膜トランジスタにおいては
、上記オフセット領域（ｐ）の形成により高電位のソー
ス電極（ａ）又はドレイン電極（ｈ）とゲート電極（ｂ
）間距離が広がるため、これ等間における放電現象が減
少して放電破壊の防止が図れるものであった。尚、第１
２図中（ｎ）はパシベーション膜である。

［発明が解決しようとする課題］ ところで、この高耐圧型の薄膜トランジスタは、ゲート
電圧（Ｖｏ〉の印加に伴ってゲート電極（ｂ）と対向す
る部位の第一半導体層（ｄ）にチャンネルが形成される
一方、上記オフセット領域（ｐ）にはドレイン電圧（Ｖ
、）の印加に伴って強い電界が形成されており、上記チ
ャンネルを通過した電子又は正孔がこのドレイン電圧（
Ｖ、）に引張られて保護１（ｅ）と第一半導体層（ｄ）
との界面を流れることになり、上述したトランジスタと
して機能するものであった。

しかし、上記第一半導体層（ｄ）の両面側にはゲート絶
縁ＷＡ（Ｃ）、保ｌ！膜〈ｅ〉、及び、パシベーション
膜（ｎ）等絶縁性皮膜が積層されている関係上、これ等
絶縁性皮膜が何等かの原因により帯電された場合、この
電荷の影習を受けて上記第一半導体層（ｄ）のオフセッ
ト領域（ｐ）に擬チャンネルが形成されることがあり、
このオフセット領域（ｐ）における第一半導体層（ｄ）
の抵抗値が微妙に変動してしまう欠点があった。

従って、抵抗値の変動に伴ってオフセット領域（ｐ）を
流れるドレイン電流（Ｉ、）の電流値が変化し、第１３
図に示した電流−電圧特性曲線から明らかなようにその
リニア領域（χ）における特性が不安定になるため、ト
ランジスタ特性が劣化する問題点があった。

［課題を解決するための手段］ 本発明は以上の問題点に着目してなされたもので、その
課題とするところは、オフセット領域を流れるドレイン
電流の電流値が変化し難い薄膜トランジスタを提供する
ことにある。

すなわち本発明は、絶縁性基板と、この基板に設けられ
た半導体層と、この半導体層に接続されたソース電極並
びにドレイン電極と、絶縁膜を介し上記半導体層に対向
して設けられたゲート電極とを備え、このゲート電極の
配置部位をソース電極又はドレイン電極側へ偏らせて上
記半導体層のソース電極とドレイン電極間にゲート電極
と対向しないオフセット領域を設けた薄膜トランジスタ
を前提とし、 上記オフセット領域における半導体層の少なくとも一面
側に、この半導体層より抵抗値の低い材料にて構成され
た低抵抗部を設けたことを特徴とするものである。

この様な技術的手段において上記オフセット領域は、高
電位のソース電極又はドレイン電極とゲート電極間に形
成されるもので、ソース電極側が高電位の場合にはドレ
イン電極側へゲート電極を偏らせて高電位のソース電極
とゲート電極間に形成する一方、ドレイン電極側が高電
位の場合にはソース電極側へゲート電極を偏らせて高電
位のドレイン電極とゲート電極間に形成するものである
。

また、上記絶縁性基板を構成する材料としてはガラス、
石英等が利用でき、一方、この基板に形成される半導体
層としては、不純物が導入されてないイントリンシック
アモルファスシリコンやポリシリコン等がある。

次に、上記低抵抗部を構成する材料としてはオフセット
領域における半導体層の抵抗値より低い材料であること
を要し、例えば、半導体層がイントリンシックアモルフ
ァスシリコン又はポリシリコンにより構成され、かつ、
ｎ型トランジスタの場合には、リン〈Ｐ）、アンチモン
（Ｓｂ）、ひ素（Ａｓ）等５価の原子が導入されたアモ
ルファスシリコン、ポリシリコン等が、また、ρ型トラ
ンジスタの場合にあては、ガリウム（Ｇａ）、ボロン〈
Ｂ〉、インジウム（Ｉｎ）、アルミニウム（ＡＩ）等３
価の原子が導入されたアモルファスシリコン、ポリシリ
コン等が利用できる。

また、この低抵抗部の形成については、上記半導体層の
少なくとも一面側に設ければよく、例えば、半導体層の
基板側又はその反対側のいずれか一方に設けてもよく、
あるいは、その両面側に夫々設けてもよく任意である。

また、この技術的手段は基板側にゲート電極を備える「
逆スタガー型」の薄膜トランジスタ、及び基板側にソー
ス・ドレイン電極を備える「スタガー型」の薄膜トラン
ジスタの両者に適用することができる。

［作用］ 上述したような技術的手段によれば、オフセット領域に
おける半導体層の少なくとも一面側に、この半導体層よ
り抵抗値の低い材料にて構成された低抵抗部を設け、こ
の低抵抗部を介して電子又は正孔をドレイン電極側へ流
しているため、絶縁膜、保護膜、及び、パシベーション
膜等の絶縁性皮膜が帯電され上記半導体層の抵抗値が変
動しても、オフセット領域を流れるドレイン電流の電流
値が変化することが無い。

［実施例］ 以下、本発明を１逆スタガー型Ｊの１１１１Ｉトランジ
スタに適用した実施例について図面を参照して詳細に説
明する。

◎第一実施例 この実施例に係る薄膜トランジスタは、第１図〜第２図
に示すようにガラス基板（１）と、この基板（１）上の
ソース電極側に偏って形成された厚さ５００オングスト
ロームのクロム（Ｃｒ）製ゲート電極（２）と、このゲ
ート電極〈２）を被覆する厚さ３０００オングストロー
ムの５１ｘＮ、製ゲート絶縁ｇｉ（３）と、このゲート
絶縁膜（３〉上に設けられた厚さ　５００オングストロ
ームのイントリンシックアモルファスシリコン製の第一
半導体層（４）と、この第一半導体層（４）と上記ゲー
ト絶縁膜（３）間のオフセット領域（ｐ）に設けられリ
ン濃度が１×１０〜１×１０１９個数／ｃＩＲ３で８ その厚さが１００オングストロームのアモルファスシリ
コン製低抵抗部（５）と、上記第一半導体層（４）上に
設けられこの第一半導体層〈４〉を保護するための厚さ
１５００オングストロームの５ｉｘＮ、製保ｉｉ！Ｉ！
（６）と、上記第一半導体層（４）の両端部に設けられ
厚さ１０００オングストロームのオーミックコンタクト
用のｎ型アモルファスシリコン製第二半導体層（７１〉
と厚さ１５００オンゲストロームのクロム製金属層（７
２）とで形成されたソース電極（７）・ドレイン電極（
８〉と、このソース電極（７〉・ドレイン電極（８）に
接続され厚さ１μｍのアルミニウムにて形成された配線
用金属層（９）（９）と、上記第一半導体層（４〉の両
端部側に設けられた厚さ１．３μ卯のポリイミド樹脂製
層間絶縁膜（１０）　　（１０）と、これ等層間絶縁膜
（１０）　　＜１０）や保護膜（６）上の全面に被着さ
れた厚さ３μ卵のポリイミド樹脂製パシベーション膜（
１１〉とでその主要部が構成されているものである。

そして、この高耐圧型の薄膜トランジスタにおいては、
従来の薄膜トランジスタと同様にソース電極（７〉・ド
レイン電極（８）間にドレイン電圧（■、）を印加し、
かつ、ゲート電極（２）にゲート電圧（Ｖｇ）を印加す
ることでゲート電極（２）と対向する部位の第一半導体
層（４）にチャンネルが形成される一方、上記オフセッ
ト領域（ｐ）にはドレイン電圧（Ｖｏ）の印加による強
い電界が形成されている。

従って、上記ソース電極（７）から供給された電子は、
このチャンネルを通過し、かつ、ドレイン電圧（Ｖ、）
に引張られてドレイン電極（８〉側へ流れることになる
ため、ソース電極（７〉とドレイン電極（８〉間にドレ
イン電流（Ｉ、）が流れてＯＮ状態として作用する一方
、上記ゲート電圧（Ｖｇ）を下げるに従い第一半導体層
（４）にチャンネルが形成されなくなるため、ドレイン
電流（Ｉ、）が流れなくなってＯＦＦ状態として作用す
るものである。

このとき、この実施例に係る薄膜トランジスタにおいて
は、第一半導体層（４〉のオフセット領域（ｐ）にこの
第一半導体層（４〉より抵抗値の低い低抵抗部（５）を
具備しているため、第一半導体層（４）に形成されたチ
ャンネルを介しソース電極（７〉から供給された電子が
、上記オフセット領域（ｐ）において常に低抵抗部（５
〉を通過してドレイン電極（８）側へ流れることになり
、その電子の通過経路は一定している。

従って、第一半導体層（４）と隣接する保護膜（６）や
ゲート絶縁膜（３）、並びに、上記保護膜（６）上のパ
シベーション膜（１１）等絶縁性の皮膜が何等かの原因
で帯電され、この電荷の影響を受けてオフセット領域（
Ｄ）における第一半導体層（４）の抵抗値が変動するよ
うなことが起っても、第一半導体層（４）に形成された
チャンネルを介しソース電極（７）から供給された電子
が常に上記低抵抗部（５）を通過してドレイン電極（８
）側へ流れるため、ソース電極（７〉とドレイン電極（
８）間を流れるドレインＮ流（Ｉ、）の電流値は常に安
定しトランジスタ特性が向上する利点を有している。

ｒ簿膜トランジスタの製造工程」 この実施例に係る薄膜トランジスタは以下に示すような
各工程を経て製造されているものである。

まず、ガラス基板（商品名コーニング７０５９）〈１）
上にスパッタリング法にて５００オングストロームのク
ロム（Ｃｒ）膜を一様に形成し、かつ、その面上に通常
のフォトリゾグラフィー法によりゲート電極パターン状
のレジスト膜を形成した後、硝酸第二セリウムアンモン
と過酸化水素と水との混合物で構成されるエツチング剤
を用いたウェットエツチング処理により第３図（Ａ）に
示すようなゲート電極（２）を形成する。

次に、上記レジスト膜を除去した後、真空条件下におい
て３ｉ口、／ＮＮａ３用いたプラズマＣＶＤ法（ケミカ
ル・ベイバー・デボジツション、化学的気相成長法）に
より厚さ３０００オングストロームのアモルファス窒化
シリコン（Ｓ　ｉＸＮ、）製ゲート絶縁膜用皮膜（３゛
）を、また、Ｓｉ口４／ＰＨ３を用いたプラズマＣＶＤ
法により、厚さ１００オングストロームでリン（Ｐ）が
ドープされたｎ型アモルファスシリコン（但し、リン濃
度がｉ　Ｘ　１０１８〜Ｉ　Ｘ　１０１９個数／ｃｍ３
）製の低抵抗部用皮膜（５゛）を連続的に着膜させ、か
つ、この低抵抗部用皮膜（５’）上にネガ型のフォトレ
ジスト膜（東京応化社製ネガ型レジスト材料　商品名Ｏ
ＨＲシリーズ）Ｄ’）を均一に塗布した後、第３図（Ｂ
）に示すようにガラス基板（１）の裏面側から光照射し
てゲート電極（２）に相当する部位以外のフォトレジス
ト膜（「°）を現像剤に対して難溶解性な性質に変質さ
せる。

次いで、上記フォトレジスト膜ｉ（ｒ’）の未露光部位
を現像剤（東京応化社製　ＯＨＲ用現像現像剤より溶解
除去してレジスト膜（ｒ）を形成し、現像部位の低抵抗
部用度１！（５“）を第３図（Ｃ）に示すように露出さ
せた後、フッ酸と硝酸とリン酸とを体積比１：１０：５
０の割合いで混合させたエツチング剤を用いたウェット
エツチング法により露出する低抵抗部用被膜（５°〉を
溶解除去する。

そして、上記レジスト１１！Ｊ　（ｒ）を除去し、再び
３ｉ口４を用いたプラズマＣＶＤ法により、厚さ５００
オングストロームのイントリンシックアモルファスシリ
コン（ｉ−８ｉ）製の第一半導体皮膜（４°〉を、また
、Ｓｉ口　／ＮＮａ３用いたプラズマＣｖＤ法により厚
さ１５００オングストロームのアモルファス窒化シリコ
ン（ＳｔｘＮ、）製保護膜形成用皮膜（６゛）とを第３
図（Ｄ）に示すようにガラス基板（１）上に連続的に＠
膜させ、この面上に図示外の７オトレジスト膜（東京応
化社製ポジ型レジスト材料　商品名０ＦＰＲ−８００）
を−様に形成すると共に保護膜パターン状の露光処理を
施し、かつ、露光部位のフォトレジスト膜を現像剤（東
京応化社製ノンメタルデベロッパー　商品名ＷＨＯ−３
）により溶解除去して第３図（Ｅ）に示す保護膜パター
ン状のレジスト膜〈「）を形成した後、このレジストｌ
１ｌ（ｒ）から露出する保護膜形成用皮１１（６’）を
バッフアートフッ酸（フッ酸とフッ化アンモンを体積比
１：１０の割合いで混合させた混合物）にて構成された
エツチング剤を用いたウェットエツチング法により除去
して保８ｍ（６）を形成する。

次いで、上記レジストｍ（「）を除去し、保護ｆｆ　（
６）の形成されたガラス基板（１）表面について脱脂処
理、洗浄処理を施した後、第３図（Ｆ）に示すようにＳ
ｉ門口４ＰＨ３を用いたプラズマＣＶＤ法により厚さ１
０００オングストロームのｎ型アモルファスシリコン製
第二半導体皮膜（１３）を、また、スパッタリング法に
よりこの上面に１５００オングストローム厚のクロム製
金属皮膜（７４〉を夫々＠膜させ、かつ、この面上に上
述したポジ型レジスト材料を用いたフォトリソグラフィ
ー法に従ってソース・ドレイン電極パターンのレジスト
膜（「）を形成する。

次に、硝酸第二セリウムアンモンと過酸化水素と水との
混合物で構成されるエツチング剤を用いたウェットエツ
チング処理により上記レジスト膜（「）から露出するク
ロム製金属皮膜（７４）を除去し、かつ、フッ酸と硝酸
とリン酸とを体積比１：１０　：　５０の割合いで混合
させたエツチング剤を用いたウェットエツチング法によ
り露出するｎ型アモルファスシリコン製第二半導体皮１
ｔ！Ｊ（７３）を溶解除去し、第３図（Ｇ）に示すよう
な第二半導体層（７１）と金ＸｉＩ層（１２）とで構成
されるソース電極（７）とドレイン電極（８）を形成す
る。

更に、この面上に第３図（ロ）に示すように厚さ１．３
μ卯程度のポリイミド樹脂製層間絶縁膜用度！（１５）
を−様に塗布形成し、１６０℃程度の温度でベーキング
処理を施した後、この面上にフォトレジスト膜（商品名
０ＦＰＲ−８００）を−様に形成し、かつ、このフォト
レジスト膜面へ層間絶縁膜パターン状の露光処理を施す
。

そして、このフォトレジスト膜を現像剤（商品名５ｓＤ
−３）により現像処理することで、第３図（Ｈ）に示す
ように露光部位の７オトレジスト膜を溶解すると共に、
露出した層間絶縁膜用皮膜（１５）も溶解されて第３図
（Ｉ）に示すような居間絶５ｉｌｌ　（１０）　　（１
０）が形成される。

次いで、この面上に第３図ＬＪ）に示すように厚さ１μ
卯のアルミニウム（Ａ　ｊ　）製金属膜（９０）を−様
に１ｔｓｔ、、、かつ、この面上に上述したポジ型レジ
スト材料を用いたフォトリソグラフィー法に従ってソー
ス・ドレイン電極パターンのレジスト１１（ｒ）を形成
し、このレジスト１１（ｒ）から露出する金属膜（９０
）をリン酸、硝酸、酢酸の混合エツチング剤を用いたウ
ェットエツチング法により溶解除去して第３図（Ｋ）に
示すような配線用金属層（９）（９）を形成し、更に、
この面上に厚さ３μ汎のポリイミド樹脂製バシベーショ
ンｇｌ（Ｎ）を被着させて第３図（Ｌ、　’）に示すよ
うな薄膜トランジスタを得るものである。

◎亜≦」１１廻 この実施例に係る薄膜トランジスタは、アモルファスシ
リコン製の低抵抗部（５）の形成部位が第一半導体層（
４）の保護膜（６）側である点を除き第一実施例に係る
薄膜トランジスタと略同−である。

そして、この実施例に係る薄膜トランジスタにおいても
、第一半導体層（４）のオフセット領域（Ｄ）にこの第
一半導体層（４）より抵抗値の低い低抵抗部（５）を具
備しているため、第一半導体層（４）に形成されたチャ
ンネルを介しソース電極（７）から供給された電子が上
記オフセット領ｆｌ　（ｐ）において常に低抵抗部（５
〉を通過してドレイン電極（８）側へ流れることになり
、その電子の通過経路が常に一定している。

従って、第一半導体層（４）と隣接する保護膜〈６〉等
絶縁性の皮膜が何等かの原因により帯電されてオフセッ
ト領域（ｐ）における第一半導体層（４）の抵抗値が変
動するようなことが起っても、ソース電極（７）から供
給された電子は常に上記低抵抗部（５）を通過してドレ
イン電極（８）側へ流れるため、ソース電極〈７〉とド
レイン電極〈８〉間を流れるドレイン電流（Ｉｏ）の電
流値は常に安定しており、そのトランジスタ特性が向上
する利点を有している。

「７４膜トランジスタの製造工程」 第一実施例に係る導膜トランジスタの製造工程と同様に
、まず、ガラス基板（１）上にスパッタリング法にて５
００オングストロームのクロム膜を一様に形成し、かつ
、その面上に通常のフォトリゾグラフィー法によりゲー
ト電極パターン状のレジスト膜を形成した後、硝酸第二
セリウムアンモンと過酸化水素と水との混合物で構成さ
れるエツチング剤を用いたウェットエツチング処理によ
り第６図（Ａ）に示すようなゲート電極（２）を形成す
る。

次に、上記レジスト膜を除去した後、真空条件下におい
てＳｉ口４／Ｎ目３を用いたプラズマＣＶＤ法（ケミカ
ル・ベイパー・デボジッション、化学的気相成長法）に
より厚さ３０００オングストロームのアモルファス窒化
シリコン（ＳｉｘＮ、）装ゲート絶縁膜用皮膜（３°）
を、また、Ｓ　＋　Ｈ４を用いたプラズマＣＶＤ法によ
り、厚さ５００オングストロームのイントリンシックア
モルファスシリコン（＋−８ｉ）￥Ａの第一半導体皮１
１！（４°）を、また更に、Ｓ　ｉ　Ｈ４／ＰＩ−１３
を用いたプラズマＣＶＤ法により厚さ１００オングスト
ロームでリン（Ｐ）がドープされたｎ型アモルファスシ
リコン８ （リン濃度は１×１０〜１ｘ１０１９個数／備３）！！
の低抵抗部用皮膜（５°〉を連続的に着膜させ、がっ、
この低抵抗部用皮膜（５°〉上にネガ型の７オトレジス
トＩＩＩ（東京応化社製ネガ型しジスト材料商品名ＩＲ
シリーズ＞（＋−’）を均一に塗布した後、第６図（８
）に示すようにガラス基板（１）の裏面側から光照射し
てゲート電極（２）に相当する部位以外のフォトレジス
トＩＩ！！（ｒ’）を現像剤に対して難溶解性な性質に
変質させる。

次いで、上記フォトレジス膜（「°）の未露光部位を現
像剤（東京応化社製　ＯＨＲ用現像剤〉により溶解除去
してレジスト膜（ｒ）を形成し、現像部位の低抵抗部用
皮膜（５゛）を第６図（Ｃ）に示すように露出させた後
、フッ酸と硝酸とリン酸とを体積比１：１０：５０の割
合いで混合させたエツチング剤を用いたウェットエツチ
ング法により露出する低抵抗部用被膜（５゛）を溶解除
去する。

更に、上記レジスト膜（ｒ）を除去し、再び、Ｓ　ｉ　
Ｈ／　Ｎ　Ｈ３を用いたプラズマＣＶＤ法により第６図
（Ｄ）に示すような厚さ１５００オンダストロームのア
モルファス窒化シリコン（ＳｉｘＮ、）製保護膜形成用
皮Ｌｍ（６’）をガラス基板（１〉上に着膜し、かつ、
この面上に図示外の７オトレジスト膜（商品名０ＦＰＲ
−８００）を−様に形成すると共に保護膜パターン状の
露光処理を施し、露光部位のフォトレジスト膜を現像剤
（商品名Ｎ１４Ｄ−３’）により溶解除去して保護膜パ
ターン状のレジスト膜（ｒ）を形成する。

そして、以下、第３図（Ｆ）〜（Ｌ）に示した第一実施
例と同様な工程を経て、第二実施例に係る薄膜トランジ
スタを得るものである。

［発明の効果］ 本発明によれば、オフセット領域における半導体層の少
なくとも一面側に、この半導体層より抵抗値の低い材料
にて構成された低抵抗部を設け、この低抵抗部を介して
電子又は正孔をドレイン電極側へ流しているため、絶ａ
ｍ、保護膜、及び、パシベーション膜等の絶縁性皮膜が
帯電され上記半導体層の抵抗値が変動しても、オフセッ
ト領域を流れるドレイン電流の電流値が変化することが
無い。

従って、ソース電極とドレイン電極間を流れるドレイン
電流の電流値が常に安定しているため、そのトランジス
タ特性を向上できる効果を有している。

【図面の簡単な説明】

第１図〜第３図は本発明の第−実庸例を示しており、第
１図はこの実施例に係る１１１Ｉトランジスタの構成斜
視図、第２図は第１図のｎ−ＩＩＸ面断面図第３図（Ａ
）〜（シ）は第一実施例に係る薄膜トランジスタの製造
工程を示し、また、第４図〜第６図は本発明の第二実施
例を示しており、第４図はこの実施例に係る薄膜トラン
ジスタの構成斜視図、第５図は第４図のｖ−ｖ′＃Ｉ断
面図、第６図（Ａ）〜（Ｄ）は第二実施例に係るＷＩｗ
Ａトランジスタの製造工程を示し、また、第７図〜第１
２図は従来の薄膜トランジスタを示しており、第７図は
「逆スタが一型」と称される５ＩＩｔ−ランジスタの構
成斜視図、第８図は第７図の■−■面断面図、第９図は
「スタガー型」と称される′ＸＩＩ膜トランジスタの構
成斜視図、第１０図は第９図のＸ−Ｘ面断面図、第１１
図は高耐圧型の薄膜トランジスタの構成斜視図、第１２
図は第１１図のＸＩＩ−ＸＩＩ面断面図を示し、また、
第１３図はこの高耐圧型の薄膜トランジスタに係る電流
−電圧特性曲線のグラフ図である。 Ｃ符号説明〕 （１〉・・・基板 （２） （３〉 （４） （５〉 （７） （８） （ｐ） ・・・ゲート電極 ・・・ゲート絶縁膜 ・・・第一半導体層 ・・・低抵抗部 ・・・ソース電極 ・・・ドレイン電極 ・・・オフセット領域 特　許　出　願　人　富士ゼロックス株式会社代　　理
　　人　　弁理士　　中　　村　　智　　廣　（外２名
）第２図 第 ３ 図 第 図 第 図 つ 第４ 図 第 ６ 図 第 図 第１０図 第 図 第 図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 絶縁性基板と、この基板に設けられた半導体層と、この
   半導体層に接続されたソース電極並びにドレイン電極と
   、絶縁膜を介し上記半導体層に対向して設けられたゲー
   ト電極とを備え、このゲート電極の配置部位をソース電
   極又はドレイン電極側へ偏らせて上記半導体層のソース
   電極とドレイン電極間にゲート電極と対向しないオフセ
   ット領域を設けた薄膜トランジスタにおいて、 上記オフセット領域における半導体層の少なくとも一面
   側に、この半導体層より抵抗値の低い材料にて構成され
   た低抵抗部を設けたことを特徴とする薄膜トランジスタ
   。