JPH0369173B2 - - Google Patents
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- JPH0369173B2 JPH0369173B2 JP61276506A JP27650686A JPH0369173B2 JP H0369173 B2 JPH0369173 B2 JP H0369173B2 JP 61276506 A JP61276506 A JP 61276506A JP 27650686 A JP27650686 A JP 27650686A JP H0369173 B2 JPH0369173 B2 JP H0369173B2
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- Japan
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- lead frame
- unit
- semiconductor
- lead
- pellet
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- 239000008188 pellet Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000004806 packaging method and process Methods 0.000 claims description 7
- 238000000465 moulding Methods 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はリードフレームを用いた半導体装置の
製造方法に関するものである。
製造方法に関するものである。
一般に、トランジスタや集積回路（IC）の如
き半導体製品を組し立てる場合には、所望のパタ
ーンケミカルエツチやプレス加工によつて打ち抜
いて整形した金属リボン状のリードフレームを形
成し、そのリードフレーム上に連続的に組み立て
る方式がとられている。
き半導体製品を組し立てる場合には、所望のパタ
ーンケミカルエツチやプレス加工によつて打ち抜
いて整形した金属リボン状のリードフレームを形
成し、そのリードフレーム上に連続的に組み立て
る方式がとられている。
このようなリードフレームの一例としては、た
とえば第１図に示すような構造のものが考えられ
る。
とえば第１図に示すような構造のものが考えられ
る。
ところが、このリードフレーム構造において
は、リードフレームの各フレームユニツトは電気
的接続用のリード部１（本例では簡略化のために
アウターリードは省略し、インナーリードのみを
示）、半導体チツプであるペレツトを取り付ける
ためのペレツトマウント部を構成するタブ２、こ
のタブ２を機械的に支持するタブ吊り用リード３
を有し、各リード部１を図示しないワイヤでペレ
ツトと電気的に接続しており、このようなフレー
ムユニツト連部はたとえば第１図の如く５コマ分
を長さ方向に１列に同時形成される。すなわち、
このリードフレームは１連形の構造である。
は、リードフレームの各フレームユニツトは電気
的接続用のリード部１（本例では簡略化のために
アウターリードは省略し、インナーリードのみを
示）、半導体チツプであるペレツトを取り付ける
ためのペレツトマウント部を構成するタブ２、こ
のタブ２を機械的に支持するタブ吊り用リード３
を有し、各リード部１を図示しないワイヤでペレ
ツトと電気的に接続しており、このようなフレー
ムユニツト連部はたとえば第１図の如く５コマ分
を長さ方向に１列に同時形成される。すなわち、
このリードフレームは１連形の構造である。
そのため、このようなリードフレームを用いて
半導体製品の組立を行う場合、作業能力は１連の
フレーム構造により制限されてしまうことにな
り、特に組立工程は他の工程と比較しても最も作
業速度が遅いので、生産能力がこの組立工程で決
められることは極めて非能率的なものとなつてし
まう。
半導体製品の組立を行う場合、作業能力は１連の
フレーム構造により制限されてしまうことにな
り、特に組立工程は他の工程と比較しても最も作
業速度が遅いので、生産能力がこの組立工程で決
められることは極めて非能率的なものとなつてし
まう。
そこで、作業能力の向上のため、１連のリード
フレーム毎に１台の装置を用意し、並列的に組立
作業を行うことも提案しうるが、この場合には、
複数台の装置を必要とするので、設備費が非常に
高価になる等の問題が生じ、根本的な解決策とは
ならない。
フレーム毎に１台の装置を用意し、並列的に組立
作業を行うことも提案しうるが、この場合には、
複数台の装置を必要とするので、設備費が非常に
高価になる等の問題が生じ、根本的な解決策とは
ならない。
本発明は前記した諸問題を一挙に解消するため
になされたもので、低い設備費で良好な生産性を
得ることを目的とするものである。
になされたもので、低い設備費で良好な生産性を
得ることを目的とするものである。
本発明による半導体装置の製造方法によれば、
半導体ペレツトを固定するための固定部と、該固
定部に固定されるべき半導体ペレツトの電極部に
電気的接続するためのリード部とからなるリード
フレームユニツトの複数個が直列に形成されたリ
ードフレームユニツト連部を具備し、該リードフ
レームユニツト連部を少なくとも２列並列に一体
に形成したリードフレームを作る工程と、このリ
ードフレームユニツトの各ユニツトにおいて前記
固定部に半導体ペレツトを取り付ける工程と、前
記各ユニツトにおいて該ペレツトの電極部と前記
リード部との間にワイヤをボンデイングする工程
と、前記各ユニツトの半導体ペレツトそれらをレ
ジンでモールドしてパツケージングする工程と、
パツケージングした後のリードフレームの不要部
分を切断分離する工程とを有する半導体装置の製
造方法であつて、前記リードフレームに半導体ペ
レツトを取り付ける前記工程において、前記２列
の対応した２つのリードフレームユニツトの前記
固定部に、これら２つの固定部間のピツチに適合
する距離をもつて離間されて互いに一体形成され
た２つのコレツトを用いて、同時に半導体ペレツ
トを取り付け、前記ワイヤをボンデイングする工
程において、ワイヤボンデイングマシンにより前
記リードフレームユニツト連部の前記２列の２つ
のユニツトに対し同時にワイヤボンデイングし、
前記パツケージング工程において、前記リードフ
レームユニツト連部の前記２列のユニツトに対し
同時にレジンでモールドすることを特徴とする。
半導体ペレツトを固定するための固定部と、該固
定部に固定されるべき半導体ペレツトの電極部に
電気的接続するためのリード部とからなるリード
フレームユニツトの複数個が直列に形成されたリ
ードフレームユニツト連部を具備し、該リードフ
レームユニツト連部を少なくとも２列並列に一体
に形成したリードフレームを作る工程と、このリ
ードフレームユニツトの各ユニツトにおいて前記
固定部に半導体ペレツトを取り付ける工程と、前
記各ユニツトにおいて該ペレツトの電極部と前記
リード部との間にワイヤをボンデイングする工程
と、前記各ユニツトの半導体ペレツトそれらをレ
ジンでモールドしてパツケージングする工程と、
パツケージングした後のリードフレームの不要部
分を切断分離する工程とを有する半導体装置の製
造方法であつて、前記リードフレームに半導体ペ
レツトを取り付ける前記工程において、前記２列
の対応した２つのリードフレームユニツトの前記
固定部に、これら２つの固定部間のピツチに適合
する距離をもつて離間されて互いに一体形成され
た２つのコレツトを用いて、同時に半導体ペレツ
トを取り付け、前記ワイヤをボンデイングする工
程において、ワイヤボンデイングマシンにより前
記リードフレームユニツト連部の前記２列の２つ
のユニツトに対し同時にワイヤボンデイングし、
前記パツケージング工程において、前記リードフ
レームユニツト連部の前記２列のユニツトに対し
同時にレジンでモールドすることを特徴とする。
以下、本発明を図面に示す実施例にしたがつて
さらに説明する。
さらに説明する。
第２図は本発明の半導体装置の製造方法におい
て使用するリードフレームの一例を示す平面図で
ある。
て使用するリードフレームの一例を示す平面図で
ある。
図２から明らかなように、この例は本発明で使
用されるリードフレームユニツト連部を２連に構
成した例であり、第１のフレーム連（ユニツト連
部）１０Ａと第２のフレーム連（ユニツト連部）
１０Ｂとが長手方向に２列状に一体的に打ち抜い
て形成されている。各フレーム連１０Ａ，１０Ｂ
は本例では５コマ分のフレームユニツトにより構
成され、各フレームユニツトはそれぞれリード部
１１Ａ，１１Ｂ、ペレツト取付用のタブ１２Ａ，
１２Ｂ、各タブ１２Ａ，１２Ｂを機械的に支持す
るタブ吊り用リード１３Ａ，１３Ｂを有し、各タ
ブ１２Ａ，１２Ｂ上に取り付けられるペレツトの
電極部は図示しないワイヤで各リード部１１Ａ，
１１Ｂと電気的に接続される。
用されるリードフレームユニツト連部を２連に構
成した例であり、第１のフレーム連（ユニツト連
部）１０Ａと第２のフレーム連（ユニツト連部）
１０Ｂとが長手方向に２列状に一体的に打ち抜い
て形成されている。各フレーム連１０Ａ，１０Ｂ
は本例では５コマ分のフレームユニツトにより構
成され、各フレームユニツトはそれぞれリード部
１１Ａ，１１Ｂ、ペレツト取付用のタブ１２Ａ，
１２Ｂ、各タブ１２Ａ，１２Ｂを機械的に支持す
るタブ吊り用リード１３Ａ，１３Ｂを有し、各タ
ブ１２Ａ，１２Ｂ上に取り付けられるペレツトの
電極部は図示しないワイヤで各リード部１１Ａ，
１１Ｂと電気的に接続される。
したがつて、この例のリードフレームを用いる
と、リードフレームの構成材料は通常のままで、
単に１台の装置の一部、たとえばレンジモールド
の場合の金型や組立装置のヘツド部を部分変更す
るだけで第１図の例に比して２倍の作業能力を得
ることができる。すなわち、本発明の半導体装置
の製造方法によれば第２図の如く２連に形成され
たリードフレームを用いて半導体装置を製造する
場合、ダイボンデイングによりタブ１２Ａ，１２
Ｂ上にペレツトを取り付けた後、該ペレツトの各
電極部と各リード部１１Ａ，１１Ｂをワイヤボン
デイングによりワイヤで電気的に接続し、さらに
そのリードフレームをたとえばレンジモールド方
式等でパツケージングし、それを個々のパツケー
ジに切断および成形して半導体装置を作るのみで
あるが、これらの諸作業は装置の一部のみの部分
変更により１連のリードフレームの２倍の作業能
力で実施できる。
と、リードフレームの構成材料は通常のままで、
単に１台の装置の一部、たとえばレンジモールド
の場合の金型や組立装置のヘツド部を部分変更す
るだけで第１図の例に比して２倍の作業能力を得
ることができる。すなわち、本発明の半導体装置
の製造方法によれば第２図の如く２連に形成され
たリードフレームを用いて半導体装置を製造する
場合、ダイボンデイングによりタブ１２Ａ，１２
Ｂ上にペレツトを取り付けた後、該ペレツトの各
電極部と各リード部１１Ａ，１１Ｂをワイヤボン
デイングによりワイヤで電気的に接続し、さらに
そのリードフレームをたとえばレンジモールド方
式等でパツケージングし、それを個々のパツケー
ジに切断および成形して半導体装置を作るのみで
あるが、これらの諸作業は装置の一部のみの部分
変更により１連のリードフレームの２倍の作業能
力で実施できる。
たとえば、ダイボンデイングにより前記２連の
リードフレーム（ユニツト連部）のタブ１２Ａ，
１２Ｂ上にペレツトを取り付ける作業について第
３図に基づいて説明すると、同図に示すようにペ
レツト取付用のコレツトは各タブ１２Ａ，１２Ｂ
に合せて２連コレツト構造とされている。すなわ
ち、この２連コレツトは第１のコレツト１４Ａと
第２のコレツト１４Ｂとからなり、各コレツト１
４Ａ，１４Ｂはそれぞれタブ１２Ａ，１２Ｂに取
り付けるためのペレツト１５Ａ，１５Ｂを保持し
ている。各コレツト１４Ａと１４Ｂとの間の距離
ｌはフレーム連１０Ａ，１０Ｂのタブ１２Ａ，１
２Ｂのピツチと適合するよう選択されている。
リードフレーム（ユニツト連部）のタブ１２Ａ，
１２Ｂ上にペレツトを取り付ける作業について第
３図に基づいて説明すると、同図に示すようにペ
レツト取付用のコレツトは各タブ１２Ａ，１２Ｂ
に合せて２連コレツト構造とされている。すなわ
ち、この２連コレツトは第１のコレツト１４Ａと
第２のコレツト１４Ｂとからなり、各コレツト１
４Ａ，１４Ｂはそれぞれタブ１２Ａ，１２Ｂに取
り付けるためのペレツト１５Ａ，１５Ｂを保持し
ている。各コレツト１４Ａと１４Ｂとの間の距離
ｌはフレーム連１０Ａ，１０Ｂのタブ１２Ａ，１
２Ｂのピツチと適合するよう選択されている。
したがつて、第３図の例においては、２個のペ
レツト１５Ａ，１５Ｂを２連コレツト構造のコレ
ツト１４Ａ，１４Ｂによりそれぞれのタブ１２
Ａ，１２Ｂに対して同時に取り付けることがで
き、１連のコレツト構造に比して１回分のペレツ
ト取付時間で２倍のダイボンデイング能力を得る
ことができる。
レツト１５Ａ，１５Ｂを２連コレツト構造のコレ
ツト１４Ａ，１４Ｂによりそれぞれのタブ１２
Ａ，１２Ｂに対して同時に取り付けることがで
き、１連のコレツト構造に比して１回分のペレツ
ト取付時間で２倍のダイボンデイング能力を得る
ことができる。
また、ワイヤボンデイングにより各リード部１
１Ａ，１１Ｂをペレツト１５Ａ，１５Ｂの各電極
部に接続する場合にも、ワイヤボンデイングマシ
ンのヘツドと位置記憶部を２連構造とすることに
より、２連のフレーム連（ユニツト連部）１０
Ａ，１０Ｂの両方に対して同時にワイヤボンデイ
ングすることができる。
１Ａ，１１Ｂをペレツト１５Ａ，１５Ｂの各電極
部に接続する場合にも、ワイヤボンデイングマシ
ンのヘツドと位置記憶部を２連構造とすることに
より、２連のフレーム連（ユニツト連部）１０
Ａ，１０Ｂの両方に対して同時にワイヤボンデイ
ングすることができる。
同様にして、レジンモールドの如きパツケージ
ングやパツケージの切断成形はついても金型等を
２連構造とすることにより２倍の作業能力を得る
ことが可能である。
ングやパツケージの切断成形はついても金型等を
２連構造とすることにより２倍の作業能力を得る
ことが可能である。
なお、前記実施例では２連のリードフレーム構
造の使用例について説明したが、本発明は２連に
限らず、３連以上の複数連構造を使用して実施す
ることができ、その場合、リードフレームの連数
に合わせて製造装置の一部をたとえば３連のコレ
ツト構造の如く部分変更すればよく、またフレー
ムユニツト連部は必ずしも５コマ分でなくても良
い。
造の使用例について説明したが、本発明は２連に
限らず、３連以上の複数連構造を使用して実施す
ることができ、その場合、リードフレームの連数
に合わせて製造装置の一部をたとえば３連のコレ
ツト構造の如く部分変更すればよく、またフレー
ムユニツト連部は必ずしも５コマ分でなくても良
い。
さらに、本発明のリードフレームは図示の例に
限定されず、また各種のリードフレームを用いる
様々な半導体装置に適用できる。
限定されず、また各種のリードフレームを用いる
様々な半導体装置に適用できる。
以上説明したように、本発明によれば、半導体
装置の生産性を大幅に向上させると共に、設備費
を著しく低減させることができる。
装置の生産性を大幅に向上させると共に、設備費
を著しく低減させることができる。
第１図は従来の１連のリードフレーム構造を示
す略平面図、第２図は本発明の一実施例による２
連リードフレーム構造を示す略平面図、第３図は
第２図のリードフレームに対しダイボンデイング
を施こす状態を示す略断面図である。 １０Ａ，１０Ｂ……フレーム連、１１Ａ，１１
Ｂ……リード部、１２Ａ，１２Ｂ……タブ、１４
Ａ，１４Ｂ……コレツト、１５Ａ，１５Ｂ……ペ
レツト。
す略平面図、第２図は本発明の一実施例による２
連リードフレーム構造を示す略平面図、第３図は
第２図のリードフレームに対しダイボンデイング
を施こす状態を示す略断面図である。 １０Ａ，１０Ｂ……フレーム連、１１Ａ，１１
Ｂ……リード部、１２Ａ，１２Ｂ……タブ、１４
Ａ，１４Ｂ……コレツト、１５Ａ，１５Ｂ……ペ
レツト。
Claims (1)
- １ 半導体ペレツトを固定するための固定部と、
該固定部に固定されるべき半導体ペレツトの電極
部に電気的接続するためのリード部とからなるリ
ードフレームユニツトの複数個が直列に形成され
たリードフレームユニツト連部を具備し、該リー
ドフレームユニツト連部を少なくとも２列並列に
一体に形成したリードフレームを作る工程と、こ
のリードフレームユニツトの各ユニツトにおいて
前記固定部に半導体ペレツトを取り付ける工程
と、前記各ユニツトにおいて該ペレツトの電極部
と前記リード部との間にワイヤをボンデイングす
る工程と、前記各ユニツトの半導体ペレツトそれ
らをレジンでモールドしてパツケージングする工
程と、パツケージングした後のリードフレームの
不要部分を切断分離する工程とを有する半導体装
置の製造方法であつて、前記リードフレームに半
導体ペレツトを取り付ける前記工程において、前
記２列の対応した２つのリードフレームユニツト
の前記固定部に、これら２つの固定部間のピツチ
に適合する距離をもつて離間されて互いに一体形
成された２つのコレツトを用いて、同時に半導体
ペレツトを取り付け、前記ワイヤをボンデイング
する工程において、ワイヤボンデイングマシンに
より前記リードフレームユニツト連部の前記２列
の２つのユニツトに対し同時にワイヤボンデイン
グし、前記パツケージング工程において、前記リ
ードフレームユニツト連部の前記２列のユニツト
に対し同時にレジンでモールドすることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27650686A JPS62162346A (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27650686A JPS62162346A (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5414480A Division JPS56150843A (en) | 1980-04-25 | 1980-04-25 | Manufacture of lead frame and semiconductor using lead frame |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162346A JPS62162346A (ja) | 1987-07-18 |
| JPH0369173B2 true JPH0369173B2 (ja) | 1991-10-31 |
Family
ID=17570413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27650686A Granted JPS62162346A (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162346A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131173A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | Tarenwaiyabondeingusochi |
| JPS53106572A (en) * | 1977-02-28 | 1978-09-16 | Nec Corp | Lead frame for semiconductor device |
| JPS55166945A (en) * | 1979-06-13 | 1980-12-26 | Nec Corp | Lead frame |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758777Y2 (ja) * | 1977-05-27 | 1982-12-15 |
-
1986
- 1986-11-21 JP JP27650686A patent/JPS62162346A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131173A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | Tarenwaiyabondeingusochi |
| JPS53106572A (en) * | 1977-02-28 | 1978-09-16 | Nec Corp | Lead frame for semiconductor device |
| JPS55166945A (en) * | 1979-06-13 | 1980-12-26 | Nec Corp | Lead frame |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62162346A (ja) | 1987-07-18 |
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